Tarea Domiciliaria
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II
1. Para el circuito siguiente, determinar: a) Ecuación característica
b) Tabla de habilitación
c) Tabla de verdad
SOLUCIÓN Analizaremos primero el funcionamiento de los pines Clear, Preset, y Clock:
Clear (C).- Está directamente a la entrada de una AND, lo cual nos da a entender que un nivel bajo, volverá 0 la salida, en cambio un nivel alto hará que la salida dependa del latch previo. Por tanto, este pin es de reseteo (vuelve reseteo (vuelve 0 la salida ), y es activa a nivel bajo. bajo.
Preset (P) .- Similarmente, está a la entrada de una AND. Un nivel bajo es este pin llevará a 0 la salida , y si Clear está en nivel alto, llevará a 1 la salida (debido a la realimentación hacia el latch). Por tanto, este pin es de inicialización, inicialización, y como se ha visto, es activa también a nivel bajo.
Clock (CLK).- Este pin ahora está a la entrada de 2 NAND. Un nivel bajo (o también un flanco de bajada) hará inútiles las señales en N o M, mientras que un nivel alto (o flanco de subida) permitirá que lo que ocurra en N y M pase al latch. Por tanto, este circuito trabaja en el nivel alto del clock , o, en el flanco el flanco de subida. subida. De lo anterior concluimos que el circuito es un Flip-Flop NM, con entradas Preset y Clear activas en bajo, con disparo (clock) en nivel alto. Analicemos su trabajo frente a señales en N y M. Para esto, empleemos una tabla de los posibles cuadros que se presentarían durante el funcionamiento, y como ejemplo tomaremos el cuarto caso, el resto será de procedimiento análogo.
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS FACULTAD DE INGENIERÍA ELECTRÓNICA, ELÉCTRICA Y TELECOMUNICACIONES
PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR
+
0
0
0
0
0
0
1
1
0
0
1
0
0
1
0
1
1
0
1
0
0
1
1
0
1
1
1
1
0
NP
1
1
1
NP
1 1
1
1
1 0
0
1 1
1
0
0 1
1
Para el cuarto caso, asumimos un estado inicial de 1 en , y con N en 0 y M en 1, y vemos en el gráfico las respuestas en cada parte, al final, los estados cambian, y + toma el valor de 0, lo que inmediatamente vuelve a + a 1. El resultado del resto de posibles escenarios se visualiza en la tabla. Cabe notar los 2 últimos estados donde se se aprecia NP, esto es porque las salidas no son complementadas (Flip-Flop oscilante) y se rompe la regla, por tanto se considera un estado “No Posible”. Con la tabla llena, se procede a conformar la ecuación característica, con ayuda del Mapa de Karnaugh: NM
Q n
00
01
0 1
1
11
10
X
1
X
1
+ =
Ahora se forma la tabla de habilitación:
+
0
0
0
0
+
0
1
0
0
0
X
0
1
1
0
0
1
1
0
1
0
0
1
1
0
0
1
0
0
1
1
X
0
1
0
1
1
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR
Finalmente, la tabla de verdad se desprende usando un poco de lógica sobre la primera tabla formada, en determinar en qué parte los estados se mantienen, además, sobre el funcionamiento de los pines C, P, y CLK, sin olvidar los estados no posibles:
+ +
0
0
X
X
X
NP
NP
0
1
X
X
X
1
0
1
0
X
X
X
0
1
1
1
0
0
1
1
0
1
0
1
1
1
1
0
1
0
1
1
1
1
NP
NP
2. Dado el Flip-Flop MN, analice su funcionamiento y desarrolle las funciones indicadas en la tabla adjunta.
+
+
0
0
X
X
X
1
1
0
1
X
X
X
1
0
1
0
X
X
X
0
1
1
1
0
0
1
1
0
1
1
0
1
1
1
0
0
1
1
1
1
1
FUNCIÓN
0
0
FF-MN
FF-JK
0
1
FF-D
FF-MN
1
0
FF-T
FF-MN
1
1
FF-JK
FF-MN
SOLUCIÓN Tras haber visto los conceptos preliminares, se abordará directamente lo solicitado. Para realizar las conversiones de FF a otro, se requiere trabajar con las tablas de habilitación. Sólo faltaría elaborar la del FF-MN, puesto que del resto ya son conocidas. En base a la tabla de verdad:
+
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
1 0 1 1 0 0 0 1
+
0
0
0
1
1
0
1
1
1
0
1
1
0
0
0
1
0
0
1
0
0
1
1
1
+
0
0
1
X
0
1
0
X
1
0
X
0
1
1
X
1
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR A continuación, como referencia, se muestran las tablas de habilitación del resto de FlipFlops:
+
+
+
0 0 1 1
0 1 0 1
0 1 X X
X X 1 0
0 0 1 1
0 1 0 1
0 1 0 1
0 0 1 1
0 1 0 1
0 1 1 0
La conversión se efectúa comparando la tabla de habilitación desarrollada del Flip-Flop a obtener con respecto a la tabla de habilitación simplificada del Flip-Flop a convertir, y luego haciendo mapa de Karnaugh para los arreglos combinaciones a cada entrada. Para el caso FF-MN a FF-JK:
+
0
0
X
0
X
1
0
1
1
X
0
1
X
0
1
0
0
X
1
0
X
1
1
1
0
X
1
1
0 1 0 0 1 1 1 0
1
0
0 1 0 1 0 1 0 1
X
0
JK
00
01
0
1
1
1
X
X
X
X
00
01
11
10
0
X
X
X
X
1
1
Q n
Q n
JK
11
10 =
=
1
Ahora, de FF-D a FF-MN
+
0
0 0
0
1
0
1
1
0
1
0
1
1
1
1
1 0 1 1 0 0 0 1
1
0
0 1 0 1 0 1 0 1
0 MN
1
Q n
00
01
1
0
1
1
0 0
1
11
10 =
1
1
11
0 1
FF-T a FF-MN
+
0
0 0
0
1
0
1
1
0
1
0
1
1
1
1
1 0 1 1 0 0 0 1
1
0
0 1 0 1 0 1 0 1
1
MN
1
Q n
00
01
0
0
1
1
1
1
0 1
10 =
1
0 0
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR FF-JK a FF-MN
+
0
0
X
0
X
1
0
1
1
X
0
1
X
0
1
0
0
X
1
0
X
1
1
1
0
X
1
1
1 0 1 1 0 0 0 1
1
0
0 1 0 1 0 1 0 1
X
0
MN
Q n
00
01
0
1
1
1
X
X
X
X
Q n
00
01
11
10
0
X
X
X
X
1
1
MN
11
10 =
=
1
Con las ecuaciones listas se procede a armar el circuito final:
Se aprecian las entradas laterales izquierdas como l as entradas comunes para los Flip-Flops. Los arreglos lógicos se encuentran inmediatamente después para las entradas de cada FF a convertir. Las salidas van hacia un multiplexor doble de 4 a 1, el cual según los bits de selección, tomará un par de sus entradas, correspondientes a las salidas Qn y ~Qn de cada FF, y las llevará a la salida. La circuitería adicional también está presente en la alimentación de los pines P, C y Clock. Se obvia la codificación de los CIs para no sobrecargar el gráfico.
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR
3. Se tiene un sistema digital compuesto por los bloques B1, B2, B3; cuyas señales de salida se muestran a continuación. Diseñar los circuitos digitales de los bloques B1, B2 y B3.
SOLUCIÓN Si analizamos los estados del gráfico mostrado llegamos a la siguiente tabla:
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1
1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0
.
1
1
0
6
1
1
1
7
1
1
0
6
0
1
1
3
0
0
0
0
0
0
1
1
Un circuito secuencial sería la primera opción para atacar el problema, pero salta a la vista un detalle importante: hay un estado repetido. El estado”6”, va al “7” y de allí regresa al “6”, pero ahora va al “3”. Si se hace el análisis, se tendrá un circuito q haga la secuencia “6-7-67…”, o bien “6-3-0-1-6-3-0…”. Como no queda muy clara una alternativa mej or, se efectuará un “pequeño” ajuste para forzar la salida deseada: una cuarta señal “S 0”, así se evita el estado repetido. Nótese que las salidas S3 a S1 permanecen intactas:
.
1
1
0
0
12
1
1
1
0
14
1
1
0
1
13
0
1
1
0
6
0
0
0
0
0
0
0
1
0
2
A continuación se efectúa el análisis secuencial con las tablas de estados y de los Flip-Flops. En este caso se usarán 3 FF-JKs, debido a que con otros (como el D) las conexiones se hacen muy engorrosas:
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR Q 3
Q 2
Q 1
Q 0
Q 3*
Q 2*
Q 1*
Q 0*
J3
K3
J2
K2
J1
K1
J0
K0
1
1
0
0
1
1
1
0
X
0
X
0
1
X
0
X
1
1
1
0
1
1
0
1
X
0
X
0
X
1
1
X
1
1
0
1
0
1
1
0
X
1
X
0
1
X
X
1
0
1
1
0
0
0
0
0
0
X
X
1
X
1
0
X
0
0
0
0
0
0
1
0
0
X
0
X
1
X
0
X
0
0
1
0
1
1
0
0
1
X
1
X
X
1
0
X
Se harán los mapas de Karnaugh para J 3, K 3, J 2, K 2 y J0, debido a que J 1, K 1 y K0 pueden ser llevados a “1” sin ningún problema. Las “X” rojas son los estados que no se presentan en la primera tabla vista, como el 1, 3, 4, 5, 10, 11, 15: Q 3 Q 2 Q 1 Q 0
00
00
01
11
10
Q 3 Q 2 Q 1 Q 0
X
X
X
00
00
01
11
10
Q 3 Q 2 Q 1 Q 0
X
00
X
00
01
11
10
X
X
X
01
X
X
X
X
01
X
X
1
X
01
X
X
X
X
11
X
X
X
X
11
X
X
X
X
11
X
X
X
X
10
1
X
X
10
X
X
X
10
1
X
X
X
=
= Q 3 Q 2 Q 1 Q 0
00
01
00
X
01
=
10
Q 3 Q 2 Q 1 Q 0
X
X
00
X
X
X
01
X
X
X
X
11
X
X
X
11
X
X
X
X
10
X
1
X
10
1
X
11
X
=
00
01
11
X
10 X
=
La implementación se muestra a continuación:
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR Hay que notar algo interesante, y es que para que el circuito inicie de una cuenta de “6”, se han usado los pines P y C de los Flip-Flops para que su estado inicial sea el mencionado (1100, descartando el bit de JK0, 110 = 6). Por otro lado, los FFs JK0 y JK1 vendrían a ser el primer bloque, el FF JK2 sería el segundo bloque, y el JK3 sería el tercer bloque. Si no consideráramos las conexiones de Clock, ni de P y C, se aprecia mejor la distribución de bloques:
La compuerta NOT no vista en el primer gráfico es añadida simplemente para hacer que la señal S2 entre al bloque 3. La simulación termina este problema. Se aprecia que sólo se toman las salidas de los FFs JK1 al JK3, no del JK0, que como vimos, solo era para una pequeña ayuda: XSC1
G T A
S1
B
C
D
S2
S3
VCC 5V
~2PR 2J
~2PR 2Q
2CLK 2K
2J
~2PR 2Q
2CLK ~2Q
~2CLR
2K
~2PR 2Q
2CLK ~2Q
~2CLR
JK0
2J
2K
2Q
2CLK ~2Q
~2CLR
JK1
2J
2K
~2Q ~2CLR
JK2
JK3
Clock VCC VCC
5V
5V
GND
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR
4. Diseñar un circuito digital, que permita determinar los resultados de una competencia atlética, en el cual participan 8 personas por vez. El circuito digital, al final de la competencia debe mostrar los resultados en dos displays. Display 1: Orden de llegada de cada competidor. Display 2: Código de competidor. L I R R A C O T S E U P
G F E D C B
A C
A
G F E D C B
A C
A
A B C D E F G O O O O O O O
A B C D
O B R I / T B I L R B ~ ~ ~
C C V 5 V
A B C D E F G O O O O O O O
A B C D
O B R I / T B I L R B ~ ~ ~
A B C D Q Q Q Q
A B C D
R K L L L R 0 1 C C S S S S ~
D 4 9 1 S L 4 7
C C V V 5
A B C D Q Q Q Q
A B C D O O Q Q Q Q B C ~ ~
A B C D
D A O R L L ~ C
N W P O U D
D 3 9 1 S L 4 7
A B C D
R K L L R 0 1 C L C S S S S ~
A B C D Q Q Q Q
D N G
A B C D
R K L L L R 0 1 C C S S S S ~
D 4 9 1 S L 4 7
D 4 9 1 S L 4 7
ot i A B C D Q Q Q Q
D N G A B C D
R K L L L R 0 1 C C S S S S ~
u cr
D 4 9 1 S L 4 7
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A B C D Q Q Q Q
M C 5 5 5 M L T U O C C V
D N G T S S I R D
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l a
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I N R O T C
A B C D
R K L L L R 0 1 C C S S S S ~
D 4 9 1 S L 4 7
R K L L L R 0 1 C C S S S S ~
D 4 9 1 S L 4 7
R L K L L R 0 1 C C S S S S ~
D 4 9 1 S L 4 7
A B C D Q Q Q Q
A B C D
c at n e el
D N G
p I
C C V V 5 A B C D Q Q Q Q
A B C D
C C V V 5
A B C D
1 2 3 4 5 6 7 8 9
D 7 4 1 S L 4 7
N Ó I
S
O
L
U
C
D N G
1 L I R R A C
2 L I R R A C
3 L I R R A C
4 L I R R A C
5 L I R R A C
6 L I R R A C
7 L I R R A C
C C V V 5
8 L I R R A C
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR Al ser éste un circuito muy denso, se procede a explicar su funcionamiento: En primer lugar, los carriles determinarán el código del competidor, vale recalcar, corredor en carril 1, será el participante código 1, etc. Cada “meta” tiene un pulsador que se activará cuando el corredor llegue. Inmediatamente llegue el competidor, se activarán en bajo las salidas del codificador decimal a BCD 74147, según el carril de llegada, si llega el participante en carril 1, se mostrará “1110” en la salida del codificador, si es del carril 3, la salida será “1100”, y así.
Estas salidas, para hacerlas compatibles con nuestros próximos registros, pasan por una serie de inversores, los cuales aparte de llevar el dato al registro, también van a unas compuertas OR, las cuales están encargadas de activar un pulso el Clock de los registros. Esto a partir de que no importa cuál lugar sea el que llegue, será diferente de cero la señal, y podemos tomar ese pulso positivo como Clock para los registros. Además con esto aseguramos que cada vez que llegue un competidor, el dato pase de registro a registro (por eso 8 registros) hasta que culminen todos. Se usan registros universales 74194 con sus pines auxiliares configurados como registro de carga paralela, salida paralela. Al final de la carrera, el último registro, aparte de estar conectado a su clásico 7447 para la muestra en display, por medio de otro arreglo de compuertas OR lleva un pulso hacia la patilla de reset del timer 555. Esto con la finalidad de que cuando todos los competidores lleguen, el timer se libere y envíe su Clock de salida ahora al contador 74193 y a su vez, por medio de otra OR, directamente al Clock de los registros. El resultado será que los registros irán corriendo los datos almacenados a la par con la cuenta del contador, cuya salida está también a un 7447 y a su display correspondiente. Cabe también mencionar que el contador tiene su circuito externo de reseteo cuando la cuenta quiera pasar a 9, donde inmediatamente regresa a cero, a la par los registros estén vacíos. Una gran desventaja de este circuito es que los resultados solo se podrán visualizar una sola vez, aunque como provecho de esto se puede decir que cuando se vacíen los registros, el timer de nuevo de inhabilitará, dejando el circuito listo para otra “competición”, sin hacer otro ajuste de reseteo externo.
5. Para el circuito mostrado graficar las salidas
a) = () b) = () Considerando f= 10 Hz
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR
SOLUCIÓN Analizaremos el circuito en base a las entradas de los FFs D. Las funciones de entrada son: = 1
= 1 ⨁ 2
Sabemos que el estado siguiente de un FF D es igual al dato que presente en su entrada, así que haremos una tabla tomando como ejemplo el primer caso, cuando los 2 FF estén reseteados por el circuito externo:
0
1 0 1
0
0
1
0
0
0
0
1
0
0 0 0
Ya sabiendo que la secuencia será repetitiva, se procederá a la simulación para la confirmación de las señales de salida deducidas:
Clock
0
1
0
0
1
0
0
Q1
0
0
1
0
0
1
0
Q2
6. Diseñar un circuito digital que permita realizar la transferencia de datos entre 4 registros A, B, C y D cada uno de 4 bits. SOLUCIÓN Este es otro circuito pesado en implementación. Se debe considerar que un dato debe pasar a la vez por registro, y q por medio de controles, elegir su traslado hacia otro registro. Debe haber también control de reset maestro maestro y señal de clock manual . La implementación a continuación será abordada líneas más abajo:
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR C
D
G F
V 5 C C V
C C V
B A
i
E
V 5
D C A C
ot
G F
E
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u
B
A C
A
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C C V V 5
C N I A T A D
A B
CD
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C C V V 5
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D N I A T A D
A B C D E F G O O O O O O O
e d
A B C D E F G O O O O O O O
A B
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CD
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C V C 5 V
n
C V C 5 V
D N G
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0 1 2 3 0 1 2 3 C C C C C C C C 1 1 1 1 2 2 2 2
Y 1
G G 1 2 ~ ~
AB
D 3 5 1 S L 4 7
Y 2
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1 2 3 4 G A A A A 1 1 1 1 1 ~
1 2 3 4 Y Y Y Y 1 1 1 1
1 2 3 4 Y Y Y Y 1 1 1 1
0 1 2 3 0 1 2 3 C C C C C C C C 1 1 1 1 2 2 2 2
Y 1
AB
G G 1 2 ~ ~
Y 2
N 4 4 2 S L 4 7
D N G
0 1 2 3 C C C C 1 1 1 1
0 1 2 3 C C C C 2 2 2 2
Y 1
Y 2
1 2 3 4 G A A A A 1 1 1 1 1 ~
1 2 3 4 A A A A 1 1 1 1
G 1 ~
1 2 3 4 Y Y Y Y 1 1 1 1
1 2 3 4 Y Y Y Y 1 1 1 1
D 3 5 1 S L 4 7
AB
G G 1 2 ~ ~
D 3 5 1 S L 4 7
0 1 2 3 0 1 2 3 C C C C C C C C 1 1 1 1 2 2 2 2
Y 1
AB
G G 1 2 ~ ~
Y 2
D 3 5 1 S L 4 7
N 4 4 2 S L 4 7
K C O L C L A U N A M
D N G
A B
CD
L R 0 1 S S S S
R L K C L C ~
A B C D Q Q Q Q
A B C D Q Q Q Q
A B
CD
L R 0 1 S S S S
R K L L C C ~
C R E T S I G E R
D 4 9 1 S L 4 7
D R E T S I G E R
A R E T S I G E R
D 4 9 1 S L 4 7
B R E T S I G E R
D N G
A B
L R 0 1 S S S S
CD
R L K C L C ~
A B C D Q Q Q Q
A B C D Q Q Q Q
A B
R K L L L R 0 1 C C S S S S ~
CD
D 4 9 1 S L 4 7
D N G
C C V V 5
D 4 9 1 S L 4 7
T E S E R R E T S A M D N G
C C V V 5
D N G
1 2 3 4 Y Y Y Y 1 1 1 1
1 2 3 4 Y Y Y Y 1 1 1 1
1 2 3 4 G A A A A 1 1 1 1 1 ~
1 2 3 4 G A A A A 1 1 1 1 1 ~
Y 1
N 4 4 2 S L 4 7
Y 2
0 1 2 3 0 1 2 3 C C C C C C C C 1 1 1 1 2 2 2 2
A B
G G 1 2 ~ ~
D 3 5 1 S L 4 7
Y 1
Y 2
0 1 2 3 0 1 2 3 C C C C C C C C 1 1 1 1 2 2 2 2
A B
G G 1 2 ~ ~
1 2 3 4 Y Y Y Y 1 1 1 1
1 2 3 4 Y Y Y Y 1 1 1 1
1 2 3 4 G A A A A 1 1 1 1 1 ~
1 2 3 4 A A A A 1 1 1 1
G 1 ~
Y 1
Y 2
0 1 2 3 C C C C 1 1 1 1
0 1 2 3 C C C C 2 2 2 2
D 3 5 1 S L 4 7
N 4 4 2 S L 4 7
A B
G G 1 2 ~ ~
D 3 5 1 S L 4 7
Y 1
Y 2
0 1 2 3 0 1 2 3 C C C C C C C C 1 1 1 1 2 2 2 2
A B
G G 1 2 ~ ~
D 3 5 1 S L 4 7
0 1 2 3 Y Y Y Y 1 1 1 1
A B 1 1
G 1 ~
0 1 2 3 Y Y Y Y 1 1 1 1
D 9 3 1 S L 4 7
A B 1 1
G 1 ~
D 9 3 1 S L 4 7
C C V V 5
C C V V 5
C C V V 5
D N G C V C 5 V
A N I A T A D
A B
CD
O T I L B B ~ R R / ~ I B ~
A B C D E F G O O O O O O O
C V C 5 V
B N I A T A D
A B
C C V
G F
E
B A
A
O T I L B B ~ R R / ~ I B ~
C C V
C V C 5 V
Y N I T S E D T C E L E S / -
D N G
C V C 5 V
E
V 5
D C A C
CD
A B C D E F G O O O O O O O
G F
V 5
D N G
D N G
D C B
A C
A
B
UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS FACULTAD DE INGENIERÍA ELECTRÓNICA, ELÉCTRICA Y TELECOMUNICACIONES
E C R U O S T C E L E S /
N I E T I R W R E T S I G E R T C E L E S
D N G
R E F S N A R T A T A D / N I E T I R W
PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR El circuito consta fundamentalmente de 4 registros universales en modo carga paralela. Su circuitería auxiliar también está presente en las señales de Manual Clock para para ejecutar un pulso de reloj por medio del pulsador, y Master Reset para para borrar el contenido de todos los registros Cada registro está acompañado de 2 buffers, uno se encargará de recibir el dato de entrada y el otro de leer el dato proveniente de otro registro. Por tanto, cuando uno trabaje, el otro debe estar deshabilitado, he allí el uso de una compuerta inversora para el buffer de lectura y la señal que gobierna el trabajo viene de un decodificador, cuyos bits de control están rotulados como Select Register Write In / Select S elect Source, Source, a la vez controlado su pin Enable por el switch doble Write In / Data Transfer . Su funcionamiento se explicará luego. Cabe mencionar también que el grupo de resistencias a la salida de los 2 buffers tiene por objeto evitar el estado de Hi-Z de lo s mismos, lo cual provocaría entradas erróneas al registro, al no ser este estado ni 1 ni 0 lógico. Tras los buffers se encuentran los multiplexores, 2 por cada registro, los cuales tienen la misión de recibir los datos de todos los registros, pero por medio de los bits de control conectados a Select Register Write In / Select Source, Source , sólo recibirá el dato del registro elegido, es decir, nuestro registr o “fuente” (Source) de datos. Las múltiples y engorrosas conexiones vistas son porque los datos de un registro deben ser repartidos a todos los multiplexores, esto para que después, al ser elegido un registro “destino” (por eso el selector Select Destiny), Destiny), sean almacenados los datos. El circuito tiene 2 etapas de funcionamiento:
ETAPA DE ALMACENAMIENTO DE DATOS Con el selector Write In / Data Transfer en en su posición normal (así como en la imagen) se activará el decodificador de habilitación de los buffers, y como es activa en bajo, se activan sólo los buffers de escritura de datos (buffer superior), anulando por la compuerta NOT a los de lectura de datos. En seguida, se elige el registro al cual se escribirán los datos (los datos son establecidos por los dip switchs de switchs de 4, para cada registro). Es por eso que para la posición natural del Write In / Data Transfer , el cual sería Write In (Escribir), In (Escribir), el selector Select Register Write In / Select Source está Source está en Select Register Write In (Elegir registro a escribir). Se aprecia también que todos los multiplexores están desactivados, ya que el decodificador superior (el cual tiene por bits de control Select Destiny) está Destiny) está inhabilitado por el switch doble (ver las conexiones). Esto ya que los multiplexores como se explicó antes, sólo funcionan en el proceso de trasferencia de información. Con estas consideraciones vistas, establecidos ya el dato a escribir y el registro, se pulsa el Manual Clock , haciendo trabajar a los registros, pero como sólo uno tiene el dato, en ése se grabará. ¿Qué pasaría si hay 2 o más registros con datos establecidos por los dip switchs? switchs? Sólo se grabaría el dato al registro que fue elegido por Select Register Write In, In , los otros quedan descartados.
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR
ETAPA DE TRANSFERENCIA DE DATOS Para transferir el dato, es obvio que primero debe existir el dato, es por eso la etapa de escritura primero. Ahora partimos de la premisa que existe un dato almacenado en un registro. Write In / Data Transfer ahora ahora cambia de posición, la cual sería Data Transfer (Transferencia (Transferencia de datos). Con esta elección, se anula el decodificador inferior de escritura, haciendo que todas sus salidas sean 1, y por tanto deshabilitando los buffers de escritura, quedando hábiles los buffers de lectura (inferiores). Además, el decodificador superior queda habilitado, y sus bits de control Select Destiny determinarán qué multiplexor queda hábil para recibir el dato proveniente del registro “fuente”, elegido por Select por Select Register Write In / Select Source, que ahora está en la función Select Source (Elegir fuente). Resumiendo, basta con elegir un registro de fuente, y un registro de destino, y pulsar el Manual Clock para que el dato que está almacenado en la “fuente” pase al registro “destino” elegido, con la ventaja que el registro “fuente” se vacía, ya que al haber quedado desactivado sus multiplexores correspondientes (recordemos que los multiplexores solo se activan para el registro “destino”), la salida del buffer de lectura es 0, haciendo que el regist ro tome ese valor tras el pulso de reloj. Con el dato trasladado, podemos elegir nuevamente otro destino, esta vez cambiando a fuente el que fue destino anteriormente, y el pulso de reloj moverá el dato nuevamente, con la ventaja de vaciar el registro. Finalmente, pulsar Master Reset borra borra el contenido de todos los registros, sea la función en la que esté, si escritura o transferencia. Todos los registros tienen a la salida su correspondiente decodificador BCD y su display para para visualizar como el dato se mueve de registro a registro, aunque obviamente no se verá correctamente un dato mayor a 9 en decimal. Las ventajas de este diseño son las ya mencionadas durante su operación: etapas marcadas de trabajo, vaciado de registro ante la transferencia y la imposibilidad de grabar múltiples datos a la vez. La principal desventaja de todo esto es su complicada implementación, y el empleo de abundante circuitería digital, sin embargo, se ha tratado de realizar lo más prolijo posible el diseño para su fácil comprensión con ayuda de la descripción ya vista.
7. Diseñar un circuito digital para generar V0.
SOLUCIÓN Usaremos un contador y un arreglo combinacional para aprovechar los múltiples estados y convertirlos en sólo 1 y 0.
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR Si vemos con detenimiento la imagen, podemos superponer una señal de reloj y así ver que cada estado de cuenta, tiene un 1 ó 0 según corresponda:
0 1 0 1 1 0 1 1 1 0 0 1 1 1 1
0 1 1 1 1 1
0 1
00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111 10000 10001 10010 10011 10100
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 Rep.
La cuenta se efectúa hasta el 20, y de allí se repite la secuencia. Usaremos contadores predefinidos para aligerar el circuito, en este caso, el 7493. La implementación de este contador se muestra abajo a la derecha. Se emplea un inversor para trabajar en el flanco de subida, según el diagrama de tiempos visto anteriormente. Además se incluye su circuito externo de reseteo activa en 1 (esto explica la posición invertida del capacitor y resistencia), por eso se usa una compuerta OR, y la AND se activa cuando el número llegue a 21 = 10101, se toman los 3 dígitos en alto del número binario (única combinación), y regresa el circuito a 0.
IN A IN B
Clock
R01 R02
74LS93D
IN A IN B
VCC
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 1 0 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 X X X X X X X X X X X
ABC DE
74LS93D
GND
000
00 01
1
11
1
10
MSB
QA QB QC QD
R01 R02
5V
Ahora queda hacer el diseño combinacional para llevar cada estado a la salida final. Para esto usaremos una tabla de verdad y un mapa de Karnaugh de 5 variables:
LSB
QA QB QC QD
001
011
010
110
111
101
100
1
1
1
X
X
1
1
X
X
X
1
X
X
X
1
X
X
X
1
1 1 1
1 1
=
El color de cada grupo corresponde al color de cada parte de la función final.
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR Es muy tedioso la simplificación de Karnaugh a 5 variables bajo el método clásico, pero ya con la función lista, se procede a implementar todo el circuito:
Se aprecia el circuito terminado, con la función de salida implementada tal según el resultado de la simplificación usando compuertas AND de tres entradas, NOT, y una compuerta OR de 8 entradas con una entrada a tierra (debido a sólo 7 sub funciones). Una simulación no cae mal:
Clock
0 1 0 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1
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Z
PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR
8. Diseñar un cronómetro para 60 seg. (00-59) utilizando Flip-Flops JK y con visualizadores display numérico. SOLUCIÓN El modo de operación del FF JK en basculación se obtiene llevando sus entradas a 1. Además, aplicaremos un reloj de 1 Hz y se empleará un circuito externo de inicialización, inicialización, y 2 de reseteo de contadores. El primer grupo de contadores asíncronos es de MOD 10, y el segundo MOD 6. Los circuitos de reseteo son reseteo son hechos de tal modo que ante la combinación 1010 (10), se tomen los 1 de la combinación (única ( única posible) y se dirijan a una NAND, para luego, a una AND (debido al circuito de inicialización), inicialización), volver a 0 y repetir la cuenta. El mismo principio aplica para la combinación 0110 (6), y así repetir la cuenta. Al final las salidas respectivas se dirigen a los decodificadores BCD para su visualización en los displays numéricos. La implementación de estos contadores asíncronos es relativamente sencilla e intuitiva. Se ha tratado de usar las compuertas necesarias y no más (ejemplo, una NAND de 2 en vez de una de 4 usando correctamente los bits de la combinación). A continuación la representación esquemática:
VCC
VCC
5V
5V
~1PR 1J
~2PR 1Q
2J
1CLK 1K
1 Hz
~1PR 2Q
2CLK ~1Q
2K
~1CLR
1J
~2Q
1K
CA
A B C D E F G
A B C D E F G
~2PR 1Q
1CLK
~2CLR
CA
2J
2Q
2CLK ~1Q
~1CLR
2K
~2Q ~2CLR
74LS112D VCC 5V A B C D
VCC 5V
~LT ~RBI ~BI/RBO
OA OB OC OD OE OF OG
74LS47D
GND
VCC 5V
~1PR 1J
~2PR 1Q
2J
1CLK 1K
~1PR 2Q
2CLK ~1Q
2K
~1CLR
1J
1Q
1CLK ~2Q
~2CLR
1K
~1Q ~1CLR
74LS112D
GND VCC 5V
A B C D ~LT ~RBI ~BI/RBO
OA OB OC OD OE OF OG
74LS47D
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR
9. En un diseño de contador se ha obtenido:
Hallar los estados. SOLUCIÓN Este problema es el mismo descrito en la pregunta número 14. Remítase a tal para la solución.
10. Diseñar un reloj digital para mostrar en 4 displays; las horas (00-23), minutos (0059). SOLUCIÓN Una vez más se usarán contadores predefinidos para simplificar enormemente el circuito, y más aún si se emplea el 7490, 7490 , un contador década, que evitará usar compuertas para reseteo. reseteo.
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR Se emplea una inversora para trabajar en el flanco positivo del clock , además se aprecia cómo se reduce significativamente el uso de c ircuitería externa. Por ejemplo, para el contador de unidades de minutos, al ser MOD 10 de por sí el integrado, no es necesario circuito de reset ; el contador de decenas de minutos sólo requiere una AND en los bits necesarios de la combinación 0110 (6). El contador de unidades de horas tampoco requiere reseteo externo, reseteo externo, debido a que es un contador MOD 10, y el reseteo en reseteo en 23:59 se produce debido a la presencia de un 00 10 (2) y un 0100 (4) en los contadores de horas. Tomando los bits necesarios de la combinación, que sólo son 2 y requieren una AND simple nada más, sólo se resetean los resetean los contadores de hora, ya que los minutos siguen corriendo corr iendo sin tener que afectarse. Cada contador va respectivamente a su decodificador y sus displays como se solicitó. El clock de entrada es una señal de frecuencia 1/60 Hz, ya que la cuenta es desde minutos, y no segundos.
11. Dado el Flip-Flop MN, analice su funcionamiento y desarrolle las funciones indicadas en la tabla adjunta.
+
+
0
0
X
X
X
1
1
0
1
X
X
X
1
0
1
0
X
X
X
0
1
1
1
0
0
1
0
1
1
0
1
1
1
1
0
0
1
1
1
1
1
FUNCIÓN
0
0
FF-MN
FF-JK
0
1
FF-JK
FF-MN
1
0
FF-MN
FF-D
1
1
FF-D
FF-MN
SOLUCIÓN Casi similar al segundo problema, se abordará como en esa ocasión: Se elabora la tabla de habilitación del Flip-Flop MN. Hay una ligera diferencia con el ejercicio antes mencionado, en la combinación 00 y 01, la cual como vemos, impide hacer un mapa simplificado como acostumbramos. Hay que dejar en cuenta tales estados:
+
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
1 1 1 0 0 0 0 1
+
0
0
0
1
1
0
1
1
1
0
1
1
0
0
0
1
0
1
1
0
0
0
1
1
+
0
0
1
X
0
1
0
X
1
0
1
1
0 1 0 1
1 0 0 1
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR Una vez más, como referencia, se muestran las tablas de habilitación del resto de Flip-Flops:
+
+
+
0 0 1 1
0 1 0 1
0 1 X X
X X 1 0
0 0 1 1
0 1 0 1
0 1 0 1
0 0 1 1
0 1 0 1
0 1 1 0
Ahora hay que comparar las tablas t ablas para hallar los circuitos combinacionales requeridos para las conversiones. Nótese como se ha llenado cuidadosamente por ejemplo en las 2 combinaciones Q n Q n+1 n+1 = 10, poniendo primero el valor MN=01, y para el otro MN=10 respetando así la tabla del FF MN. Igual para el caso Q n Q n+1 n+1 = 11: Para el caso FF-MN a FF-JK:
+
0
0
X
0
0
0
0
1
1
X
0
1
0
1
1
0
0
X
1
0
1
1
1
1
0
X
1
1
0 1 0 0 1 1 1 0
1
0
0 1 0 1 0 1 0 1
1
0
Q n
JK
0
00
01
1
1
1 Q n
JK
0
11
10 = = ⨁
1
1
00
01
11
10
X
X
X
X
1
1
= = ⨁
1
FF-JK a FF-MN
+
0
0
X
0
X
0
0
1
1
X
0
1
X
1
1
0
0
X
1
0
X
1
1
1
0
X
1
1
1 1 1 0 0 0 0 1
1
0
0 1 0 1 0 1 0 1
X
0
MN
Q n
00
01
0
1
1
1
X
X
X
X
Q n
00
01
11
10
0
X
X
X
X
MN
1
11
10 =
1
= = ⨁
1
FF-MN a FF-D. Se elige una sola combinación para MN en los casos Q n Q n+1 n+1 = 10 y 11:
Q n
0
+
0
0 1 0 1
0 0 1 1
1
X
0
1
0
X
Q n
0
0
0 1 1
D
0
1
1
=
1 D
0
1
0
X
X
1
1
=
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR FF-D a FF-MN
+
D
0
0 0
0
1
0
1
1
0
1
0
1
1
1
1
1 1 1 0 0 0 0 1
1
0
0 1 0 1 0 1 0 1
1 1 0 0 0
MN
Q n
00
01
0
1
1
1
1
11
10 =
1
0 1
Con las ecuaciones listas se procede a armar el circuito final:
Se aprecian las entradas laterales izquierdas como l as entradas comunes para los Flip-Flops. Los arreglos lógicos se encuentran inmediatamente después para las entradas de cada FF a convertir. Las salidas van hacia un multiplexor doble de 4 a 1, el cual según los bits de selección, tomará un par de sus entradas, correspondientes a las salidas Qn y ~Qn de cada FF, y las llevará a la salida. La circuitería adicional también está presente en la alimentación de los pines P, C y Clock. No se ha prestado mucha atención al ahorro de CIs para una mejor comprensión de la implementación de los arreglos lógicos.
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR
12. Para el circuito siguiente, considerando diodos ideales; calcular: 5V
8 VCC
220kΩ 4
a) A partir del circuito de carga, determinar: , b) A partir del circuito de descarga, determinar: , c) Calcular T, f d) Calcular DC (%)
7 6 2 5
RST
OUT
3
DIS THR TRI
555
CON GND
0.1µF
470kΩ
1
10µF
SOLUCIÓN Los diodos generan atajos para el paso de la corriente, de esa manera podemos tener DCs más allá de los límites de la configuración típica. Para la constante de tiempo de carga , realizada en la trayectoria roja:
= . = (220 Ω)( Ω)(10 10 μF) μF) = . El tiempo de subida es el tiempo en el que el pulso de salida es positivo. Calculando:
= ( (). . . = (0.69)( 0.69)(220 220 Ω)( Ω)(10 10 μF) μF) = . Para la constante de tiempo de descarga, se ve que la corriente ahora va por la resistencia de 470 KΩ debido al diodo, por tanto, en la trayectoria naranja :
= . = (470 Ω)( Ω)(10 10 μF) μF) = . El tiempo de bajada es el tiempo en el que el pulso de salida es cero. Calculando:
= ( (). . . = (0.69)( 0.69)(470 470 Ω)( Ω)(10 10 μF) μF) = . El período es la suma de los tiempos de carga y descarga:
= = 1.52 3.26 = . La frecuencia es la inversa del período:
=
=
1 4.78
= . .
El ciclo de trabajo es el cociente entre el tiempo de subida y el período:
(%) =
=
1.52 4.78
10 100 = . %
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR
13. Diseñar un circuito digital, que permita determinar los resultados de una competencia atlética, en el cual participan 8 personas por vez. El circuito debe mostrar al final de la competencia los resultados en dos displays. Display 1: Orden de llegada de cada ca da competidor. Display 2: Código de competidor. SOLUCIÓN Este problema fue abordado en el ejercicio número de 4 de la presente. Remítase al mencionado para la solución.
14. Un circuito secuencial síncrono tiene 4 Flip-Flops JK; cuyas funciones son:
Analice el circuito y desarrolle: a) La tabla de estados completos (J, K, , CLK) b) Estados decimales generados, totales SOLUCIÓN Se desarrolla la tabla de estados. Se irá reemplazando cada combinación en las ecuaciones respectivas y se evaluará el resultado. Para llenar los estados siguientes se sabe de antemano la tabla de habilitación del JK:
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 0 1 1 0 1 0 1 0 0 1 1
1 1 1 1 1 1 1 1 0 0 1 0 0 0 1 0
1 1 0 1 1 1 0 1 1 1 0 0 1 1 0 0
0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0
0 1 0 1 1 0 1 0 0 1 0 1 0 0 0 0
1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1
0 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1
∗ ∗ ∗ ∗
0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 0
1 1 1 1 0 0 1 0 0 0 1 0 0 0 1 1
0 0 1 0 1 1 0 1 1 1 1 0 0 0 1 1
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1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 0
PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR Ahora hay que prestar atención a los estados actuales y siguientes obtenidos para encontrar la secuencia:
.
∗
∗
∗
∗
.
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 0
1 1 1 1 0 0 1 0 0 0 1 0 0 0 1 1
0 0 1 0 1 1 0 1 1 1 1 0 0 0 1 1
1 1 0 0 1 1 1 0 1 0 1 0 1 0 1 0
5 5 14 12 3 3 13 10 11 2 15 0 9 8 7 6
Comenzando por el estado 0 (0000), se llega al estado siguiente 5 (0101), el cual lleva al estado 3 (0011), y así alternando entre la tabla sección estado actual y sección estado siguiente. La secuencia en decimal queda entonces de la siguiente manera:
→ → → → → → → → → → → → → → … Cabe resaltar que si se empezara por el estado 1 (0001) la secuencia seguiría su rumbo hasta el 11, luego entra a 0, y continúa la secuencia mostrada arriba. Igual ocurre si se empieza desde el 4, ya que 4 va a 3, luego a 12, y sigue el mismo recorrido hasta 0, que va a 5, y no vuelve a salir más el 4. Por mera ampliación se implementa el circuito:
Se han enviado todas las salidas de los FFs como formando un bus para un mejor orden de las conexiones. Todos los FFs están acompañados de sus respectivas compuertas según las ecuaciones mencionadas, y con su circuito auxiliar de reseteo. reseteo.
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15. Considerando el diagrama siguiente determinar: a) Tabla de verdad b) Diseño del circuito c) Circuito diseñado con FF-JK
SOLUCIÓN Se observa a primera instancia que es una máquina de estados Mealy. Se aborda el problema efectuando su mapa de estados:
Est.
Ent.
000
/0
/1
001
/0
/1
010
/0
/1
011
/0
/1
100
/0
/0
Hay una entrada, a la que denominaremos “ x ”, ”, una salida, llamémosle “ y ”, ”, y 5 estados, lo que conlleva a usar 3 FF JK, pero antes, la tabla de verdad del circuito: ∗ ∗ ∗
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 1 0 1 0 0 0 0 X X
X X X X X X X X 1 1
1 0 0 0 X X X X 1 1
X X X X 0 1 1 0 X X
1 0 X X 0 0 X X 0 1
X X 0 1 X X 0 1 X X
0 1 0 1 0 0 0 0 0 0
1 0 0 0 1 0 0 1 1 1
1 0 1 0 0 0 1 0 0 1
0 1 0 1 0 1 0 1 0 0
X X X X X X
X X X X X X
X X X X X X
X X X X X X
X X X X X X
X X X X X X
X X X X X X
X X X X X X
X X X X X X
X X X X X X
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PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II PROF. DARÍO UTRILLA SALAZAR La parte más trabajosa consiste en realizar los 7 mapas de Karnaugh requeridos, 6 para los FFs, 1 para la salida. Sin embargo podemos notar que para , se puede llevar a 1 sin problema. Las X rojas son los que aparecen en la tabla para los estados no usados:
Q 3 Q 2 Q 1 x
00
01
00
11
10
Q 3 Q 2 Q 1 x
00
01
11
10
Q 3 Q 2 Q 1 x
00
X
X
00
1
X
X
1
00
X
01
1
X
X
01
X
X
1
01
X
11
1
X
X
11
X
X
X
11
X
X
X
10
X
X
X
10
X
10
=
=
01
1
1
11
10
X
X
X
X
X
X
X
X
= = ⨁
Q 3 Q 2 Q 1 x
00
00
1
01
11
10
X
01
Q 3 Q 2 Q 1 x
00
01
11
10
Q 3 Q 2 Q 1 x
00
X
X
X
X
00
00
01
11
10
X
X
1
01
X
X
X
X
01
1
1
X
1
1
X
X
11
1
1
X
X
X
X
10
X
X
11
X
X
X
X
11
10
X
X
X
X
10
=
=
=
La implementación final se muestra a continuación. Al i gual que el problema anterior, se han puesto hacia abajo las pistas de las salidas de los FF para una mejor visualización de las entradas que toman los circuitos combinacionales. Se adjunta su circuitería auxiliar:
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