Relatório 4

 

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Relatório da Prática 4: Somador Binário de  Números com Sinal Autora: Maria Edivânia Neres de Sousa

Afiliação: Universidade Federal do Piauí (UFPI) E-mail: edneres@ufpi. [email protected]  edu.br   Resumo –  Pode-se   Pode-se de som ar oconstruir u subum traircircuito (circapaz cuito

●

Somador-Subt Somador -Subtrator) rator) duas par parcelas celas comp compostas ostas cada uma por números de 4 bits 3210 se send ndoo 3 o b bit it mais mais si sign gnif ific icat ativ ivoo - a pa part rtir ir da combinação entre outros dois circuitos. Desses outros dois, o primeiro é o Seletor de Função e o segundo é o Detector de Estouro de Capacidade.  Palavras-chave —  Palavras-chave  Somador-Subtrator  Somador-Sub trator,, Complemento de 2.

Soma, subtração, Complemento de

carry, carry, 1 e

 Key Words — Addition, subtraction, carry, carry,  Adder-Subtractor  Adder-Subtra ctor,, Complement 1 and  Complement of 2.

●

●

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● ● ●

II. MATERIAL UTILIZADO Kit Básico de Eletrônica Digital; CI's: 7404, 7411 , 7432, 7486 e 74283; Fios e jumpers; Soft So ftwa ware res: s: Logi Logisi sim, m, Co Cons nstr truc ucto torr Vir irtu tual al e Multisim; III.

 Abstract – It is possible to build a circuit capable of ad addi ding ng or subt subtra ract ctin ing g (Add (Adder er-S -Sub ubtr trac acto tor  r  circuit) two parts each composed composed of 4-bit numbers  B3B2B1B0 - B3 being the most significant bit  from the combination of two other circuits. Of  these other two, the first is the Function Selector  and the second is the Overflow Detector.

I.

●

U 74s2a8r 3 o scoom maodor bilm ocpolemeconntasdtroutipveolo C deI somadores com um maior número de bits.

OBJETIVO

U sar umaafunção porta Xunária OR dededunegação; as entrad radas para realizar Usar um somador binário para somar   números sem sinal e com sinal; Verificar a ocorrência de estouro de capacidade de um somador binário, io, ao ser  usad sado com os códig ódigoos mais utili tiliza zaddos para codificar números sem sinal ou com sinal; Usar um somador binário para somar e subt subtra rair ir nú núme mero ross com com si sina nal, l, codi codifi fica cado doss no códi código go 2 (R (Rep epre rese sent ntaç ação ão em Comp Comple leme ment ntoo de 2);

 

RESUMO  

Introdução

O CI 74283 é utilizado para a construção de circuitos somadores binário de números inicialmente com quatro bits. Para construir um somador de números com um comprimento múltiplo de quatro (4 × ), deve-se implementar   um bloco funcional com K blocos ligados em cascata, utilizando o Algoritmo da Soma com  propagação do Vai-Um (4). Com isso, a saída de Vai-U i-Um do primeiro bloco deve servir de entra radda  para o bloco seguinte, sendo conectada à entrada Vem-Um (0) e assim por diante (ver Fig. 1, 1.1 e 1.2) 1.2).. É im impo port rtan ante te re ress ssal alta tarr qu quee a in inte terp rpre reta taçã çãoo da dass entr entrad adas as e do doss re resu sult ltad ados os fo forn rnec ecid idos os pe pelo lo so soma mado dor  r   binário depende do código usado para a representação da informação. Figura 1. Somador Binário de quatro bits.

 

2 Figura 1.1. Somador Binário de dois bits no Logisim. Logisim.

 Montagens   Mont Montag agem em 1: Seletor de Função Igualdade/Complemento Igualdade/Comp lemento de 1. ○   Descrição do funcionamento  Nessa montagem, se a chave SELETOR (que é o  primeiro carry in da terceira montagem) for igual a ➢

Figura 1.2. Pinagem do CI 74283.

0ig,uaalfunàçãeontsreardáadecoIgrrueaslpdoanddee-noteu. sJeája,sae saaídachsaevráe SELETOR  for igual a 1, a função será de Complemento de 1- ou seja, a saída será igual ao Complemento de 1 da entrada correspondente. correspondente. Figura 2. Diagrama Lógico do Seletor de Função Igualdade/Complemento de 1.

O Complemento de 1 de um número binário é outr troo número binário obtido alterna rnando tod todos os  bits nele, ou seja, transformando o bit 0 em 1 e o  bit 1 em 0. Já para obter-se o Complemento 2  pode-se somar-se 1 ao Complemento 1 do mesmo ou seguir os seguintes passos: começar pelo bit meno me noss sign signifi ifica cati tivo vo e atra atrave vess ssar ar para para a es esqu quer erda da até até encontrar um 1, depois, deixar o 1 como está e, após, alternar todos os bits restantes. ú : 0101 ⇒ 1: 1010 ⇒ 2: 1011

O com omppleme lement ntoo de 1 é feit feitoo pelo pelo Circ Circuuito ito Se Sele leto tor  r  de Função Igualda ldade/Complemento de 1, que por  meio da Chave Seletora seleciona se o circuito in indi diccará a igua iguald ldaade nas sa saíd ídaas ou o Com ompl pleeme ment ntoo de 1. Já o Complemento de 2 é feito no próprio soma somado dorr, util utiliz izaand ndoo a entra ntrada da de  carry in, que na soma soma dos dos bits bits meno enos sign ignific ificaativ tivos rec recebe o valo valor  r  da Chav have Sele eletora tora.. Para si sinnais ais igu iguais ais bas asta ta so soma marr e atribuir sinal dos operandos, posteriormente, deve-se dar atenção ao estouro de magnitude e algoritmo de soma (números com sinal).

 

3 somador de 4 bits, o máximo da soma é 4 bits, qualquer valor com magnitude maior que 4 bits indicará carry pela saída E.

  Diagrama Elétrico Foi utilizado o CI 7486 para as portas XOR. ○

Figura 3. Diagrama Elétrico do Seletor de Função Igualdade/Complemento de 1.

Figura 4. Diagrama Lógico do Detector de Estouro de Capacidade.

Com isso, a seguinte expressão lógica faz-se verdadeira:   Verificação do funcionamento Verificar a Tabela I e preencher a Tabela II, ambas logo abaixo. ○

TABEL ABELA AI Tabela do Funcionamento do Seletor de Função Igualdade/Complemento de 1 A

B

C

D

Z









 A

B

C

D   0

 







 A

B

C

D   1

 







 







TABELA II Tabela de Verificação do Funcionamento do Seletor de Função Igualdade/Complemento de 1 A

B

C

D

Z









 A

B

C

D   0

 







 A

B

C

D   1

 







 







  Mon Monta tage gem m 2: Detector de Estouro de Capacidade. ○   Descrição do funcionamento A mont montaage gem m trat trataa-se -se de um circu ircuit itoo lógi lógicco de um Dete De tect ctor or de Esto Estour uroo de Capa Capaci cida dade de.. Tal esto estour uroo é a representação do carry de um número. Para o ➢

 

 =  + 

(1)

  Diagrama Elétrico Foi utilizado para o circuito em questão os CI's 7404 7404 (NOT (NOT), ), 74 74111 (AND (AND co com m tr três ês en entr trad adas as)) e 74 7432 32 (OR). A Fig. 5 mostra a sua estruturação. ○

Figura 5. Diagrama Elétrico do Detector de Estouro de Capacidade.

 

4   Verificação do funcionamento Verificar e preencher a Tabela III logo abaixo. ○

TABELA III Tabela de Verificação do Funcionamento do Detector de Estouro de Capacidade. A

B

C

E

V

0

0

0

0

0

0

0

1

1

1

0

1

0

0

0

0

1

1

0

0

1

0

0

0

0

1

0

1

0

0

1

1

0

1

1

1

1

1

0

0

 Montagem 3: Somador-Subtrator  ○   Descrição do funcionamento O cir ircu cuit itoo Som omad ador or-S -Suubtra btrato torr é comp mpos osto to por 4 entradas A ( 3 2 1 0), 4 entradas B (3210) , 1 entrada SELETOR (que representa o primeiro carry-in), além de 4 saídas que representam a soma de cada bit, 1 saída para a indicação de Estouro e 1 saída que indica o carry-out da soma. Se a chave SELETOR for igual a 1, a função selecionada será a subtração.

Figura 6. Diagrama Lógico do Somador-Subtrator.

Figura 6.1. Diagrama Lógico da segunda montagem para a construção da terceira.

➢

  Diagrama Elétrico Foi utilizado para o circuito em questão os circ circui uito toss da dass mont montag agen enss an ante teri rior ores es mais mais o CI 74 7428 2833 (Somador). A Fig. 7 mostra a sua estruturação, enquanto a Fig. 7.1 evidencia os circuitos já montados referentes ao Seletor de Função Igua Iguald ldad adee/C /Com ompl pleement mentoo de 1 (1 (1ªª mon monta taggem) em) e ao ○

Detector de Estouro de Capacidade (2ª montagem). Figura 7. Diagrama Elétrico do Somador-Subtrator.

 

5 Figura 7.1. Diagrama Elétrico do Somador-Subtrator  com as indicações das montagens anteriores.

TABEL ABELA AV Tabela ddee Verifi Verificação cação da  subtração OPERA ÇÃO

  Verificação do funcionamento Verificar e preencher as Tabelas IV e V logo abaixo. ○

TABELA IV Tabela de Verific erificação ação da  soma OPERA ÇÃO

            

            



   

0

1

1000

0100

0

1

0011

1101

0011

0

1

1010

5-2 =3

0101

0010

0

1

0011

(-7) - (-4) = -3

1001

1100

0

1

1101

3 2 1 0

3 2 1 0

6 - (-2) =8

0110

1110

7=- 34

0111

(-3) - 3 = -6

0

4

3 2 1 0



   

1-7 = -6

0001

0111

0

1

1010

0

1

0100

(-4) - (-4) =0

1100

1100

0

1

0000

0100

0

1

1011

(-5) - (-1) = -4

1011

1111

0

1

1100

0011

0

1

0000

3 2 1 0

3 2 1 0

0

4

3 2 1 0

6 + (-2) =4

0110

1110

7+4 = 11

0111

(-3) + 3 =0

1101

5+2 =7

0101

0010

0

1

(-7) + (-4) = -11

1001

1100

0

[1]0101 0101 1 [1]

1+7 =8

0001

0111

0

1

1000

(-4) + (-4) = -8

1100

1100

0

1

1000

(-5) + (-1) = -6

1011

1111

0

1

101010

0111

Figura 8. Complemento de Dois dos números de 1 à 10  para auxiliar na verificação das tabelas acima.

 

6 IV.

DISC ISCUSS USSÕES ÕES E CONCLUSÕES

 Na primeira montagem, notou-se que as portas  XOR funcionavam como uma porta NOT (tal qual  visto vis to em pr prát ática icass an ante terio riorres) qu quan ando do a Chav Chavee SELETOR era igual à 1, fornecendo o Complemento de 1.  Referente à segunda montagem, é possível   perceber que a saída indicativa ou não de estou estouro ro é irrelevante para a operação de subtração quando a chave SELETOR era igual à 1.  Na terceira montagem, montagem, utilizou-se as construções anteriores para formar um circuito Somador-Subtrator Somador-Sub trator que, quando a chave SELETOR era igual à 1, realizava tanto o Complemento de 1 quanto o Complemento de 2 do número B para a reali realizaç zação ão da operaç operação ão de subtra subtração ção,, que nada nada mais ma is é do que que uma uma soma soma do núme númerro A com com o Complemento de 2 do número B.

V. QUESTÕES 1) Qual o menor menor númer númeroo negati negativo vo que pode ser representado com 4 e com 8 bits: a) Usando a represent entação em complemento de 1. ●

15

10

  4 bits:

= 0000 ⇒ − 15 2

●

255

10

10

= 1111

2

  8 bits:

= 0000 0000 0000 0000 ⇒ − 255 2

10

= 1111 1111 1111 1111

2

b) Usando a represent entação complemento de 2. ●

em

  4 bits:

1111 ⇒ 0000     = 1 2

2

●

  8 bits:

1111 1111 ⇒ 0000 0000 000 0000 0     = 1 2

2

2) Descrever Descrever o que é estouro estouro de capacida capacidade de em um somador. O estouro em um somador ocorre quando, ao soma somarr-se se do dois is nú núme merros os,, o result esultad ado o  possui mais bits do que a capacidade do  somador.. Isso também pode ocorrer em em  somador uma um a so soma ma co com m nú núme merros ne nega gati tivo vos, s, no entanto, o es esttouro não é lev eva ado em co con nsid sider era açã ção o nes esse se co con nte text xto, o, se sen ndo rel elev evan ante te ap apen enas as os bi bits ts ref efer eren ente tess à  subtração.

3) Se as entradas do 74283 forem interpretadas como números sem sinal, mo mos stra trardeco como mo pod odee ser ser de dete tect ctaado o estouro Capacidade.  Em números binários sem o bit de sinal, p estouro estour o de capacidad capacidadee é detectado a partir  do car carry ry ou outt ad advi vin ndo da sa saíd ída a  do CI  4

74283, já que - havendo estouro - a soma terá mais de 4 ×  bits (sendo K a quantidad quan tidadee de CI's somador somadores es em cascata) e o bit a mais irá para a saída do carry out, indicando que o estouro de capacidade.

 

7 R EFERÊNCIAS EFERÊNCIAS 4) Se as entradas do 74283 forem interp int erpret retada adass com núm número eross com sin sinal, al, [1] [1] TOCCI, RONALD JR.; WIDNER, NEAL, S.; codific ficados na Represe esentação em MOSS,, GREG MOSS GREGOR ORY Y L. SI SIST STEM EMAS AS DI DIGI GIT TAI AIS. S. Complemento de 2, como é identificado o 11ª ED. PEARS EARSON ON PRENT RENTIC ICE E HA HAL LL, 20 20111. estouro de capacidade. CAPÍTULO 3 O estouro de capacidade é identificado quando se somam dois números positivos e isso gera gera um nú númer mero o com sinal negati negativo vo (1__ (1____ __), ), ou quan quando do dois dois núme númerros são são negativos e a soma é positiva (0____).

5) S See for usada a Rep eprresen enttação em Complemento de 2, mostrar quantos bits devem ter um somador para realizar a operação: -32 + 11. • 32

10

•− 32

= 0010 0010 0000 0000

2

10

• 11

10

= 2 = 1110 0000

= 1011

2

2

•− 32 + 11 = 1110 1011 =− 21 2

10

⇒ Conclusão: o somador deverá ter 8 bits.