Negative Setup and Hold Times

Negative Setup and Hold Times In a digital circuit, the hold time is the minimum time that an input signal must remain stable after the active edge of the clock in order to assure that that input is correctly recognized. If a circuit has a negative hold time, this means that the input can change before the clock edge and nevertheless the old level will be correctly recognized. This can be produced by internal delay of the data input. For example, if a D flip flop has a hold time of ­1 ns, the level present at the D input up to 1 ns before the clock edge is the level captured, provided it was stable up to that moment. This condition is illustrated in the figure below. The first two waveforms are the clock and data respectively at the chip top or at the previous flop. The third and fourth waveforms show the clock and data at the flop with negative hold time. The last waveform shows the output of the flop under consideration.

Setup time is the minimum time that an input must stabilize to its logical level before the active edge of the clock in order to assure that that input is correctly recognized. If a circuit has a negative setup time, this means that the input can change after the clock edge and nevertheless the new level will be correctly recognized. This can be produced by internal delay of the clock signal. For example, if a D flip flop has a setup time of ­1 ns, the level present at the D input from 1 ns after the clock edge is the level captured, provided it remains stable from that moment. This condition is illustrated in the figure below. The first two waveforms are the clock and data respectively at the chip top or at the previous flop. The third and fourth waveforms show the clock and data at the flop with negative setup time. The last waveform shows the output of the flop under consideration.