Implementar Generador de Paridad de 3 Bits en VHDL

 

 

Instituto Tecnológico de Santo Domingo (INTEC) Clave: IEC208L Sección: 4 Tema: 

Implementar Generador de Paridad de 3 bits en VHDL Nombre

Gian Susana Sánchez ID:1099881  Asignatura: LAB. FUNDAMENTOS ELECTRÓNICA DIGITAL

Nombre del profesor/a: YOBANY DIAZ ROQUE

 

Práctica : Implementar Generador de Paridad de 3 bits en VHDL Por: Gian Susana, 1099881 . . Experimento 1: Implementar Generador de Paridad de 3 bits en VHDL Objetivos: Objetivo de la práctica, Implementar el generador de paridad de 3 bit en VHDL, utilizando componentes, y generar el testbench y analizar las señales. Procedimiento: Una vez realizado el código en la plataforma edaplayground (txt anexos) Testbench -- Code your testbench here library IEEE; use IEEE.std_logic_1164.all; entity testbench is -- empty end testbench; architecture tb of testbench is component Generador port( a,b,c: in std_logic; salida: out std_logic); end component; signal a_in, b_in, c_in: std_logic; signal s_out: std_logic; begin DUT: Generador port map(a_in, b_in, c_in, s_out); process

 

 

begin a_in