Gerador de Clock VHDL

 

-- Oscilador com entrada de 27MHz e sa?da d (p/ nPeriodos )

library IEEE; use IEEE.std_logic_1164.all;

entity Osc_1Hz is GENERIC (nPeriodo GENERIC (nPeriodos: s: integer := 2700000 27000000); 0); -- 27000 27000 ? para 1kHz; 270 ? para 100kHz; ... port (clk_27: in std_logic; relogio: out std_logic); end Osc_1Hz;

architecture Osc of Osc_1Hz is --constant nPeriodo: integer := 28; constant mPe constant mPeriodo riodo:: integer := (nPeriodo (nPeriodos/2); s/2); -- meio per?odo: onda sim?trica (ou quase). signal resto:

integer range 0 to (nPeriodos - mPeriodo):=1;

signal sRelogio: std_logic := '0';

begin relogio