Elementos de Diseño de Un Bus

2.7. 2.7.

ELEM ELEMEN ENTO TOS S DE DIS DISEÑ EÑO O DE UN UN BUS BUS

Aunque existe una gran diversidad de diseños de buses, hay unos pocos parámetros parámetros o elementos de diseño que sirven para distinguir y clasifcar los buses. La tabla 3.2 enumera los elementos clave.

tabla 3.2 Elementos de diseño de un bus

2.7.1.

TIOS DE BUSES

Las lneas del bus se pueden dividir en dos tipos gen!ricos" dedicadas y multiplexadas. #

Dedi!adas. # $na lnea de bus dedicada está permanente permanente asignada a una %unci&n o a un subcon'unto %sico de componentes del computador.  $n e'emplo de dedicaci&n %uncional, com(n en muchos buses, es el uso de lneas separadas para direcciones y para datos. )in embargo, no es esencial. *or e'emplo, la in%ormaci&n de direcci&n y datos podra transmitirse transmitirse a trav!s del mismo con'unto de lneas si se utili+a una lnea de control de irecci&n -álida. Al comien+o de la trans%erencia de datos, la direcci&n se sit(a en el bus y se activa la lnea de irecci&n -álida. n ese momento, cada m&dulo dispone de un periodo de tiempo para copiar la direcci&n y determinar si es !l el m&dulo direccionado. espu!s la direcci&n se quita del bus, y las mismas conexiones se utili+an para la

subsecuente trans%erencia de lectura o escritura de datos.

/igura 3.01. edicadas #

Multi"le#ado. #ste m!todo de uso de las mismas lneas para usos di%erentes se llama multiplexado en el tiempo. La venta'a del multiplexado en el tiempo es el uso de menos lneas, cosa que ahorra espacio y, normalmente, costes. La desventa'a es que se necesita una circuitera más comple'a en cada m&dulo. Además, existe una posible reducci&n en las prestaciones debido a que l os eventos que deben

compartir las mismas lneas no pueden producirse en paralelo. /igura 3.2. ultiplexado

2.7.2. M$TODO DE %&BIT&%'E. n todos los sistemas, exceptuando los más simples, más de un m&dulo puede necesitar el control del bus. *or e'emplo, un m&dulo de 4) puede necesitar leer o escribir directamente en memoria, sin enviar el dato al procesador. *uesto que en un instante dado solo una unidad puede transmitir a trav!s del bus, se requiere alg(n m!todo de arbitra'e. Los diversos m!todos se pueden clasifcar aproximadamente como centrali+ados o distribuidos. #

n un es(uema !ent)ali*ado, un (nico dispositivo hard5are, denominado controlador del bus o árbitro, es responsable de asignar tiempos en el bus. l dispositivo puede estar en un m&dulo separado o ser parte del procesador.

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n un es(uema dist)ibuido+ no existe un controlador central. n su lugar, cada m&dulo dispone de l&gica para controlar el acceso y los m&dulos act(an con'untamente para compartir el bus.

n ambos m!todos de arbitra'e, el prop&sito es designar un dispositivo, el procesador o un m&dulo de 4) como maestro del bus. l maestro podra entonces iniciar una trans%erencia de datos 6lectura o escritura7 con otro dispositivo, que act(a como esclavo en este intercambio concreto.

2.7.3. TEMO&,-%,/N. l t!rmino tempori+aci&n hace re%erencia a la %orma en la que se coordinan los eventos en el bus. Los buses utili+an tempori+aci&n sncrona o asincrona.

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S0n!)ona.  8on tempori+aci&n sncrona, la presencia de un evento en el bus está determinada por un relo'. l bus incluye una lnea de relo' a trav!s de la que se transmite una secuencia en la que se alternan intervalos regulares de igual duraci&n a uno y a cero. $n (nico intervalo a uno seguido de otro a cero se conoce como ciclo de relo' o ciclo de bus y defne un intervalo de tiempo unidad 9time slot7. :odos los dispositivos del bus pueden leer la lnea de relo', y todos los eventos empie+an al principio del ciclo de relo'. La /igura 3.01 muestra el diagrama de tiempos de una operaci&n de lectura sncrona 6en el Ap!ndice 3 A se puede consultar una descripci&n de los diagramas de tiempo7. ;tras señales del bus pueden cambiar en el