Compte Rendu Composants Sylvain

Sylvain BRERO

24/02/2011

Compte rendu TP Composants : Réalisation et simulation d’une diode : On réalise une diode avec le logiciel ATHENA que l’on simule sous ATLAS. La figure 1 représente le courant traversant l’anode en fonction de la tension appliquée sur cette électrode. On relève Vcoude = 0,72V.

FIGURE 1 – CARACTERISTIQUE DE LA DIODE NON POLARISEE FIGURE 2 – PROFIL DE DOPAGE DE LA DIODE

On relève pour différentes valeurs de tension de polarisation la largeur de la ZCE et le champ électrique maximal : Vdiode

-5

-1

-0,2

0,5

1

W_simu

3,85 µm

2,03µm

1,38µm

0

0

W_calculée

3,74µm

1,88µm

1,2µm

0

0

Emax_simu

26,6 kV/cm 13,3 kV/cm 8,85 kV/cm 2,81 kV/cm 2,17 kV/cm

TABLEAU 1 - VALEURS DE LA LARGEUR DE LA ZCE ET ET DU CHAMP ELECTRIQUE MAXIMAL EN FONCTION DE LA TENSION DE POLARISATION

Le champ électrique maximal n’a pas été calculé théoriquement car en théorie on considère les l es zones de charge comme des rectangles ce qui donne une trop grande imprécision par rapport aux relevés de simulation. D’après le tableau 1, on constate que la ZCE (W) et le champ électrique max (Emax) sont plus élevés avec des tensions de polarisations négatives et ils diminuent lorsque l es tensions de polarisations tendent vers des tensions positives. La ZCE devient nulle pour des tensions de polarisations V diode > 0V.

FIGURE 3 - ZCE POUR UNE POLARISATION VDIODE=-5V FIGURE 4 - POTENTIEL DANS LA STRUCTURE DE LA DIODE POUR DES POLARISATIONS VDIODE=-5V ET VDIODE=0.5V FIGURE 5 - CHAMPS ELECTRIQUE DANS LA STRUCTURE DE LA DIODE POUR DES POLARISATIONS VDIODE=-5V ET VDIODE=0.5V

La figure 3 montre la largeur de la ZCE pour une polarisation Vdiode = -5V. La figure 4 représente l’évolution du potentiel dans la diode avec 2 polarisations différentes. La tension de polarisation est appliquée sur l’anode,

on la retrouve pour 0µm (soit à gauche des courbes). La figure 5 représente l’évolution du champ électrique dans la diode d’où on a relevé les champs électriques maximums.

Réalisation et simulation d’un transistor NMOS : Ci-dessous le code de réalisation du transistor NMOS annoté ainsi que les valeurs pour le PMOS entre parenthèses : go athena mesh line x loc=0.0 spac=0.1 […] line y loc=0.8 spac=0.15 init silicon orientation=100 c.phos=1e14 space.mul=2 two.d (c.boron=1e16) -> préparation du substrat diffus time=30 temp=1000 dryo2 press=1.00 hcl=3 -> oxidation thermique etch oxide thick=0.02 -> gravure de l’oxyde implant boron dose=8e12 energy=100 pearson (phosphor dose=8e12 energy=100) -> implant de bore diffus temp=950 time=100 weto2 hcl=3 -> oxydation humide diffus time=220 temp=1200 nitro press=1 -> recuit pour une bonne diffusion de l’implant etch oxide all diffus time=11 temp=925 dryo2 press=1.00 hcl=3 -> oxydation thermique implant boron dose=9.5e11 energy=10 pearson (phosphor dose=9.5e11 energy=10) -> implantation bore depo poly thick=0.2 divi=10 -> depot de polysilicium etch poly left p1.x=0.35 -> gravure diffus time=3 temp=900 weto2 press=1.0 -> oxydation humide implant phosphor dose=3.0e13 energy=20 pearson (boron dose=3.0e13 energy=15) -> implant phosphore depo oxide thick=0.120 divisions=8 -> depot d’oxyde etch oxide dry thick=0.120 -> gravure sur l’oxyde implant boron dose=5.0e15 energy=50 pearson (boron dose=5.0e15 energy=30) -> implant phosphore diffus time=1 temp=700 nitro press=1.0 -> recuit pour une bonne diffusion de l’implant etch oxide left p1.x=0.2 -> gravure de l’oxyde deposit alumin thick=0.03 divi=2 -> depot d’aluminium etch alumin right p1.x=0.18 -> gravure structure mirror right electrode name=gate x=0.5 y=0.1 electrode name=source x=0.1 electrode name=drain x=1.1 electrode name=substrate backside structure outfile=nmos.str tonyplot nmos.str go atlas contact name=gate n.poly (contact name=gate p.poly) #interface qf=3e10 models cvt srh print method carriers=1 electrons (method carriers=1 holes) solve vdrain=-0.1 log outf=nmos.log solve vgate=0.1 vstep=0.1 vfinal=1.5 name=gate structure outfile=nmos_polarise.str tonyplot nmos_polarise.str nmos.log quit

La figure 8 représente le courant de drain pour une tension de drain. On constate que le courant peut varier pour une tension de drain constante. La figure 7 représente le courant de drain en fonction de la tension de grille. La courbe rouge correspond au dopage de la figure 6. La courbe bleue correspond à une modification du dopage du vt-adjust. On passe du dopage 9,5e11 à un dopage de 9,5e10. La courbe verte correspond à une modification de l’épaisseur de l’oxyde de grille. On passe d’un temps de cuisson time=11 à un time=20. On constate donc qu’une diminution du dopage du vt-adjust permet d’obtenir un passage du courant de drain pour une tension de grille plus faible alors qu’une augmentation de l’épaisseur de l’oxyde de grille permet un passage du courant de drain pour une tension de grille plus élevée.

FIGURE 6 – PROFIL DE DOPAGE DU TRANSISTOR NMOS FIGURE 8 – ID(VD)

F I G U RE 7 - I D V G P O U R D I F FE R E N TS D OP A G E

Réalisation et simulation d’un transistor PMOS :

De la même manière qu’on a simulé et mesuré les courants de Drain et de Grille pour le NMOS, on fait les mêmes mesures pour un PMOS, visualisées sur la figure 9, correspondant au profil de dopage de la figure 10. On remarque qu’on retrouve la même caractéristique pour les deux types de transistors. On note une tension de coude de -0.8V, ce qui correspond bien à ce qu’on attend.

FIGURE 9 – I D VG ET I D VD

Toujours de la même manière, on trace les densités de trous à travers le PMOS pour les deux polarisations, représentées en figures 11 et  12. On observe une pente sur ces courbes, qui peuvent être expliquées par la création du canal de conduction dans le substrat. Avec une polarisation négative importante, on a une concentration en trous plus grande, augmentation traduite par l’augmentation de la pente sur les graphes.

FIGURE 11 - CONCENTRATION EN TROUS POUR UNE TENSION DE POLARISATION -1.5V

FIGURE 10 - PROFIL DE DE CONCENTRATION EN BORE

FIGURE 12 - CONCENTRATION EN TROUS POUR UNE TENSION DE POLARISATION -0.5V