Circuitos Digitales y Microprocesadores - H. Taub.pdf

Electrónica Digital

Libro: Circuitos Digitales y Microprocesadores Autor: Herbert Taub

Circuitos combinacionales básicos Circuitos integrados digitales: Se forman integrando las resistencias, interconexiones, diodos y transistores que se necesitan para formar una compuerta, varias compuertas o para obtener un sistema digital elaborado. Clasificación según el nivel de integración: SSI (Small-Scale-Integration): menos de 12 puertas lógicas MSI (Medium-Scale-Integration): más de 12 y menos de 100 LSI (Large-Scale-Integration): más de 99 y menos de 1000 VLSI (Very-Large-Scale-Integration): más de 999

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Familias de circuitos lógicos • Hay varias familias de circuitos lógicos, las cuales se diferencian por la clase de dispositivos semiconductores incorporados y por la forma de interconexión entre si y con las resistencias (si se usan). • Las L diferentes dif t familias f ili lógicas ló i ti tienen como elementos l t de d conmutación t ió a los transistores. Transistor Metal-Óxido-Semiconductor (MOS)

Familias de circuitos lógicos Transistor Metal-Óxido-Semiconductor (MOS) Familias 1) Familia MOS Emplean solo un tipo de transistor No utilizan resistencia Ideales para CI LSI y VLSI 2) Familia CMOS (MOS complementaria) Se implementan en circuitos LSI y también en SSI y MSI Grandes retardos de propagación No suministran suficiente corriente de salida para que puedan operar otros chips (excepto MOS), por lo tanto no son muy empleados en aplicaciones generales

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Familias de circuitos lógicos Transistor Bipolar Familias g de inyección y g ((IIL)) integrada 1)) Familia Lógica 2) Familia Lógica de Emisor Acoplado (ECL) Es la familia más rápida debido a que los transistores no trabajan saturados. Muchos transistores por puerta Disponibles en SSI y MSI 3) Familia TTL (Transistor-Transistor-lógica) (Transistor Transistor lógica) Utilizada en los chips SSI y MSI La más usada Tensión de alimentación fija de 5 V Dos series: la 54 (para aplicaciones militares -55ºC y 125ºC) la 74 (versión industrial 0ºC y 70ºC)

Familias de circuitos lógicos Retardo de propagación

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Familias de circuitos lógicos Familia TTL (Transistor-Transistor-lógica)-Series

Familias de circuitos lógicos Margen de Ruido

MH= VIH-VOH Margen de ruido en el nivel alto ML= VIL-VOL Margen de ruido en el nivel bajo

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Familias de circuitos lógicos Margen de Ruido TTL: Alimentación de 5 Volts

MH: 0.4V ML: 0.4V

Familias de circuitos lógicos Margen de Ruido TTL

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Familias de circuitos lógicos Abanico de salida (fan out): La cantidad de puertas que pueden conectarse a la salida de una compuerta p Abanico de salida (fan out) para TTL: Para la serie estándar es ≈ 10 Para la serie de bajo consumo es ≈ 20

Familias de circuitos lógicos Abanico de salida (fan out) para TTL :

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Familias de circuitos lógicos Abanico de salida (fan out) para TTL :

Familias de circuitos lógicos Familia CMOS • Tensión de alimentación: 5-15 Volts • La corriente de entrada requerida por una puerta es muy pequeña (≈ 1pA) • La L corriente i t de d salida lid es como mínimo í i dde 1 mA A • Fan-out grande si se determina en base a la corriente de salida • Usualmente el abanico de salida se determina en función de la velocidad de trabajo. Cada puerta conectada tiene el efecto de incrementar la capacitancia de carga ocasionando así un mayor retraso de propagación. propagación • La capacitancia de entrada a una puerta está comprendida entre 5 y 10 pf. Ejemplo: con 5 compuertas de carga, Ccarga = 25 a 50 pf. Tomando 50 pf y Vcc = 5 V, los retardos de propagación estarán entre 50 y 100 ns (mayor que en las TTL).

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Familias de circuitos lógicos Margen de Ruido para CMOS • Márgenes muy buenos Estado bajo 30 % de Vcc (VIL-VOL) E Estado t d bbajo j 30 % dde V Vcc (VIH-V VOH)

MH: 30% Vcc ML: 30% Vcc

Familias de circuitos lógicos Otras características de la familia CMOS • Mientras el nivel lógico de una salida no cambia, el consumo de potencia es muy pequeño (≈0) • El consumo de potencia en las conmutaciones depende de la frecuencia de conmutación, de la carga capacitiva y de la fuente de alimentación. j p f= 105 Hz,, Ccarga = 50 ppf y Vcc= 5V Ejemplo:  La potencia disipada es aproximadamente PD≈ Ccarga Vcc2 f, la cual en general es menor que la de las puertas TTL.

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Familias de circuitos lógicos Consumo de potencia

Familias de circuitos lógicos Series CMOS • Los dispositivos de esta familia tienen número de parte de la forma 74 _ nn. La 74_ L numeración ió es similar i il a la l de d la l familia f ili TTL cuando d cumplen l la misma función.

Serie

Tiempo de propagación p p g [[ns]] (f = 1Mhz)

Disipación de potencia (total por compuerta) [mW]

Producto Potencia-Velocidad

74 HC

18

0.6025

10.8

74 AC

5.25

0.755

3.9

9

Familias de circuitos lógicos Circuito inversor en TTL

Familias de circuitos lógicos Circuito inversor en TTL

10

Familias de circuitos lógicos Circuito inversor en TTL

Familias de circuitos lógicos Circuito inversor en TTL

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Familias de circuitos lógicos Circuito inversor en CMOS

Familias de circuitos lógicos Circuito inversor en CMOS

ON Bajo (L)

Alto (H)

OFF

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Familias de circuitos lógicos Circuito inversor en CMOS

OFF Alto (H)

Bajo (L)

ON

Familias de circuitos lógicos CMOS y TTL en el mismo circuito • Las CMOS menos caras se emplean donde no se requiere la velocidad de las TTL. • CMOS conectada a TTL: La salida TTL no es lo suficientemente alta para la puerta CMOS. • TTL conectada a CMOS: Los niveles lógicos generados en CMOs son adecuados para TTL. • CMOS cuenta con una serie denominada 74HCT y 74 ACT que son compatibles con los niveles lógicos de las series TTL.

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Familias de circuitos lógicos CMOS y TTL en el mismo circuito

Familias de circuitos lógicos CMOS y TTL en el mismo circuito

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Familias de circuitos lógicos Riesgo Temporizado Debido a los retardos en los componentes de un circuito, el comportamiento transitorio del mismo es diferente del que resulta de un análisis de estado estacionario. • Riesgo: cuando en la salida de un circuito se puede producir un ppulso corto,, mientras qque el análisis de estado estacionario ppredice que la salida no debe cambiar. – Riesgos estáticos – Riesgos dinámicos

Familias de circuitos lógicos Riesgo Estático Riesgo Estático de 1: Es la posibilidad de que una salida produzca una falla de cero cuando se espera que la salida se mantenga en uno. Ocurre en los circuitos AND-OR.

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Familias de circuitos lógicos Forma de evitar los riesgos 1 1.

I l i ttodos Incluir d llos iimplicantes li t primos i

2.

Leer la salida de los circuitos un tiempo después del máximo tiempo de retardo

Familias de circuitos lógicos Pasa de 111 a 110

1 1

F(X,Y,Z)= XZ’ + YZ

1

1

F(X,Y,Z)= XZ’ + YZ + XY

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Familias de circuitos lógicos Riesgo Estático Riesgo Estático de 0: Es la posibilidad de que una salida produzca una falla de uno cuando se espera que la salida se mantenga en cero. Ocurre en los circuitos OR-AND Riesgo g Dinámico Es la posibilidad que existe de que la salida cambie más de una vez como resultado de una sola transición de entrada. NO ocurre en los circuitos OR-AND y AND-OR

Biestables y Flip Flip--Flops Circuitos secuénciales: son aquellos cuyas salidas no solo dependen de sus entradas, sino también de los estados anteriores. Biestables Latch y Flip-Flops: Son los elementos básicos constitutivos de la mayoría de circuitos secuénciales.

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Biestables y Flip Flip--Flops

Biestable Latch: dispositivo secuencial que monitorea en forma continua las entradas y cambia las salidas en cualquier momento. Flip-Flop: Dispositivo que muestrea sus entradas y cambia sus salidas solo en tiempos determinados por alguna señal.

Biestables y Flip Flip--Flops Biestable Latch S-R (set - reset) • Es un circuito con dos entradas y dos salidas.

S

Q

R

Q’

• Las salidas son complementarias entre sí, o sea que, cuando una está en alto, la otra está en bajo. • Su nombre deriva del hecho de poder quitar (reset) y poner (set) el estado alto en la salida Q. • Es asincronico, asincronico es decir responde a las entradas tan pronto como ellas ocurren; muestra cambios en la salida cada que se presentan cambios en Set y Reset.

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Biestables y FlipFlip-Flops Biestable Latch(cerrojo) S-R (set - reset): diferentes formas de implementación la polaridad del pulso de manejo dependerá del tipo de compuertas con las cuales se implemente el cerrojo RS

Q

Q

S 0 0 1 1

R Q Q’ 0 Últ Q Últ Q’ 1 0 1 0 1 0 1 No0 permitido 0

S

Q

R

Q’

S 0 0 1 1

R Q Q’ 0 No 0permitido 0 1 1 0 0 0 1 1 Últ Q Últ Q’

S

Q

R

Q’

Biestables y FlipFlip-Flops Problemas de los Biestable Latch S-R (set - reset) • Las salidas del dispositivo no son predecibles cuando: – las entradas pasan a uno (para compuertas NOR) o a cero (para compuertas NAND) – se aplican dos pulsos cortos en las entradas.

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Biestables y FlipFlip-Flops Biestable Latch(cerrojo) S-R (set - reset): 1S

0

1

1

0

1

Q

Q

S 0 0 1 1

R Q Q’ 0 No 0permitido 0 1 1 0 0 0 1 1 Últ Q Últ Q Q’

S

Q

R

Q’

S

Q

S=1

R Q’

R=1

Q=0

Q=0

Biestables y FlipFlip-Flops Biestable Latch(cerrojo) S-R (set - reset): 1S 1

1

0

0

1

0

1

Q

Q

S 0 0 1 1

R Q Q’ 0 No 0permitido 0 1 1 0 0 0 1 1 Últ Q Últ Q Q’

S

Q

R

Q’

S

Q

S=1 1 R=1 0

Q=0

R Q’

Q=0 0

20

Biestables y FlipFlip-Flops Biestable Latch(cerrojo) S-R (set - reset): 1

1

0

0

Q

0

Q

1 1

1

Q=0

1

1

0

1

0

0

S 0 0 1 1

R Q Q’ 0 No 0permitido 0 1 1 0 0 0 1 1 Últ Q Últ Q Q’

S

Q

R

Q’

S

Q

R Q’

Biestables y FlipFlip-Flops Biestable Latch(cerrojo) S-R (set - reset): 1

0

0

1

Q

1

Q

1 1

0

S 0 0 1 1

R Q Q’ 0 No 0permitido 0 1 1 0 0 0 1 1 Últ Q Últ Q Q’

S

Q

R

Q’

S

Q

1 0 1 1

R Q’

0 1

21

Biestables y FlipFlip-Flops Biestable Latch(cerrojo) S-R (set - reset): 1

1

1

0

Q

1

S 0 0 1 1

Q

0 0

1

R Q Q’ 0 No 0permitido 0 1 1 0 0 0 1 1 Últ Q Últ Q Q’

S

Q

R

Q’

S

Q

1 1

R Q’

1 0

1 0

Biestables y FlipFlip-Flops Biestable Latch S-R con habilitación

Q S C R S

R

C

Q

Q Q’

0

0

1

1

1

0

1

1

1

0

1

0

1

0

1

1

1

1

Últ Q Últ Q’

x

x

0

Últ Q Últ Q’

Q’

S Q C R Q’

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Biestables y FlipFlip-Flops Latch D (data) con habilitación D C

S Q C R Q’

D

≈

Q

C Q’

D

C

Q

Q’

0

1

0

1

1

1

1

0

x

0

Últ Q Últ Q’

Biestables y FlipFlip-Flops Flip-Flop D disparado por flancos

D Clk Q Q’ 0 0 1 1 1 0 x 0 Últ Q Últ Q’ x 1 Últ Q Últ Q’

Q D Clk

Q’

23

Biestables y FlipFlip-Flops Flip-Flop D disparado por flancos D

Q1

Q2

D Clk Q Q’ 0 0 1 1 1 0 x 0 Últ Q Últ Q’ x 1 Últ Q Últ Q’

D Clk Q1 Q2

Biestables y FlipFlip-Flops Flip-Flop J-K

J 0 0 1 1 x x

K 0 1 0 1 x x

Clk

0 1

Q Últ Q 0 1 Últ Q’ Últ Q Últ Q

Q’ Últ Q’ 1 0 Últ Q Últ Q Últ Q Q’

24

Biestables y FlipFlip-Flops Flip-Flop J-K J 0 0 1 1 x x

K 0 1 0 1 x x

Clk

0 1

Q Últ Q 0 1 Últ Q’ Últ Q Últ Q

Q’ Últ Q’ 1 0 Últ Q Últ Q Últ Q’

Q Últ Q 0 1 Últ Q’ Últ Q Últ Q

Q’ Últ Q’ 1 0 Últ Q Últ Q Últ Q’

Biestables y FlipFlip-Flops Flip-Flop J-K J 0 0 1 1 x x

K 0 1 0 1 x x

Clk

0 1

25

Biestables y FlipFlip-Flops Flip-Flop J-K J 0 0 1 1 x x

K 0 1 0 1 x x

Clk

0 1

Q Últ Q 0 1 Últ Q’ Últ Q Últ Q

Q’ Últ Q’ 1 0 Últ Q Últ Q Últ Q’

Q Últ Q 0 1 Últ Q’ Últ Q Últ Q

Q’ Últ Q’ 1 0 Últ Q Últ Q Últ Q’

Biestables y FlipFlip-Flops Flip-Flop J-K J 0 0 1 1 x x

K 0 1 0 1 x x

Clk

0 1

26

Biestables y FlipFlip-Flops Flip-Flop J-K J 0 0 1 1 x x

K 0 1 0 1 x x

Clk

0 1

Q Últ Q 0 1 Últ Q’ Últ Q Últ Q

Q’ Últ Q’ 1 0 Últ Q Últ Q Últ Q’

Q Últ Q 0 1 Últ Q’ Últ Q Últ Q

Q’ Últ Q’ 1 0 Últ Q Últ Q Últ Q’

Biestables y FlipFlip-Flops Flip-Flop J-K J 0 0 1 1 x x

K 0 1 0 1 x x

Clk

0 1

27

Biestables y FlipFlip-Flops Flip-Flop J-K J 0 0 1 1 x x

K 0 1 0 1 x x

Clk

0 1

Q Últ Q 0 1 Últ Q’ Últ Q Últ Q

Q’ Últ Q’ 1 0 Últ Q Últ Q Últ Q’

Q Últ Q 0 1 Últ Q’ Últ Q Últ Q

Q’ Últ Q’ 1 0 Últ Q Últ Q Últ Q’

Biestables y FlipFlip-Flops Flip-Flop J-K J 0 0 1 1 x x

K 0 1 0 1 x x

Clk

0 1

28

Biestables y FlipFlip-Flops Flip-Flop J-K J 0 0 1 1 x x

K 0 1 0 1 x x

Clk

0 1

Q Últ Q 0 1 Últ Q’ Últ Q Últ Q

Q’ Últ Q’ 1 0 Últ Q Últ Q Últ Q’

29