Carte Processeur EID210

Carte processeur à base du micro-contrôleur 68332 (Cœur 68000) Référence: EID210

Notice technique

dms Date de révision: 13/12/01

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Z.A. de Pissaloup 4, avenue d’Alembert 78190 Trappes Tél. : (33) 01 30 66 08 88 Fax. : (33) 01 30 66 72 20

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Notice technique: carte processeur EID 210

Référence: EID 210 000

SOMMAIRE

1 Présentation ____________________________________ 3 1.1 Fonctions principales _______________________________________________________ 3 1.2 Ressources matérielles ______________________________________________________ 4 1.3 Ressources logiciel __________________________________________________________ 4

2 Installation et mise en service ______________________ 4 3 Description matérielle ____________________________ 5 3.1 Le micro-contrôleur "Motorola 68332"________________________________________ 5 3.2 La flash EPROM __________________________________________________________ 15 3.3 La mémoire RAM _________________________________________________________ 15 3.4 L’EPLD de contrôle _______________________________________________________ 15 3.5 L’EPLD gérant le port C ___________________________________________________ 17 3.6 Le convertisseur analogique numérique _______________________________________ 18 3.7 Le convertisseur numérique analogique _______________________________________ 19 3.8 L’interface PC104 8 bits ____________________________________________________ 20 3.9 Le port d’extension ________________________________________________________ 21 3.10 L’alimentation ____________________________________________________________ 22

4 Configuration et "mapping" memoire ______________ 23 4.1 Configuration du 68332 ____________________________________________________ 23 4.2 Le mapping mémoire ______________________________________________________ 24

5 Les schémas ___________________________________ 25 5.1 5.2 5.3 5.4 5.5 5.6 5.7 5.8

Le schéma hiérarchique ____________________________________________________ Les alimentations et filtrages ________________________________________________ L'interface pour Bus "PC104"_______________________________________________ Les convertisseur Analogique -> Numérique et Numérique –> Analogiques ________ Les interfaces pour communications série _____________________________________ Le micro système __________________________________________________________ Les réseaux logiques programmables "EPLD" _________________________________ Le port d’extension ________________________________________________________

25 26 27 28 29 30 31 32

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1 PRESENTATION 1.1 Fonctions principales La carte processeur EID 210 000 est un module d’étude d’un micro-système architecturé autour du micro-contrôleur 68332 (de la famille 68000, fabricant Motorola). Elle dispose d’un certains nombre de périphériques permettant le pilotage, et l’acquisition de données (tout ou rien ou analogiques) à travers un port d’extension. La carte dispose également d’interfaces de communication série asynchrone et synchrone, d’un bus USB 1.1, et d’un bus d’extension au format "PC104".

128 Ko Ram Upper

128 Ko Flash EPROM

128 Ko Ram Lower

CSRAM_U CSRAM_L

A0

A18

D8

D16

A1

A17

D0

D7

A1

A17

D0

A0

D16

D8

A3

A0

D16

D0

D16

A3

D8

D16

A10

Bus d’adresse

A0

TPU

D8

Bus de donnée

D0

A18

Port A et B

8 bits

8 bits

D16

A0

68332

D16

CS_CAN

8 bits

CSBOOT CS_CTRL CS_CNA

CS_PORT

PORT C EPLD

EPLD contrôle

CNA

CAN

PORT C

Port d’extension Bus Pc104

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1.2 Ressources matérielles La carte processeur EID210 comporte les éléments matériels suivants : - un micro-contrôleur 68332 cadencé à 16,7 MHz, - 128 Ko x 8 de flash EPROM - 128 Ko x 16 de RAM, - deux réseaux logiques programmable (PLD) permettant: -> la mise en forme des différents signaux (EPLD de contrôle), -> d’avoir un port 8 bits bidirectionnel, - un convertisseur analogique numérique 6 voies, avec 12 bits de résolution, - un convertisseur numérique analogique 8 bits 4 sorties, - un bus PC104 8 bits, - une liaison RS232, - une liaison USB 1.1, - une liaison série synchrone de type SPI ou I2C.

1.3 Ressources logiciel Le carte processeur EID210 dispose en EPROM d’un moniteur permettant : - une communication série de type RS232 vers un ordinateur P.C. à 57600 bauds, - l'émulation d’un terminal de type VT52, - le téléchargement de fichier S-RECORD, - l’exécution de programme en mode normal ou pas à pas, - la pose de point d’arrêt.

2 INSTALLATION ET MISE EN SERVICE Pour installer le 68332, il faut : ->Relier la liaison RS232 à un port RS232 d’un ordinateur de type P.C. ->Alimenter avec une alimentation 7 à 12 V en AC ou DC, ->Appuyer sur le bouton ON/OFF pour mettre le système sous tension (la led de présence tension doit s’allumer).

Alim 230 V 8 V AC

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3 DESCRIPTION DES ELEMENTS MATERIELS 3.1 Le micro-contrôleur "Motorola 68332" 3.1.1

Décomposition fonctionnelle

Le microcontrôleur 68332 comprend : - une ALU 32 bits de type "CPU32", - un module générant des "chip-selects" (décodage d’adresse paramétrable dynamiquement), - un module de gestion de communications de type série "QSM" (Queued Serial Module), - un module de gestion d'entrées sorties temporelles "TPU" (Time Processeur Unit) - un module d'intégration "SIM" (System Intégration Module) - un chien de garde et d’un timer, - une PLL paramétrable, gérant l’horloge du CPU etc… VSTBY

SIM CHIP SELECTS

TPUCH[15:0]

TPUCH[15:0] T2CLK

FC2 FC1 FC0

2 KBYTES RAM

TPU

ADDR[23:19]

T2CLK

CONTROL PORT C

BR BG BGACK CS[10:0]

SIZ1 SIZ0 DS AS RMC AVEC DSACK1 DSACK0

EBI

RXD PQS7/TXD PQS6/PCS3 PQS5/PCS2 PQS4/PCS1 PQS3/PCS0/SS PQS2/SCK PQS1/MOSI PQS0/MISO

PORT QS CONTROL

IMB

TXD PCS3 PCS2 PCS1 PCS0/SS SCK MOSI MISO

ADDR[18:0]

CONTROL PORT E

ADDR[23:0]

DATA[15:0]

CONTROL PORT F

CPU 32

MODCLK

R/W RESET HALT BERR PF7/IRQ7 PF6/IRQ6 PF5/IRQ5 PF4/IRQ4 PF3/IRQ3 PF2/IRQ2 PF1/IRQ1 PF0/MODCLK CLKOUT XTAL EXTAL XFC VDDSYN TSC

CONTROL

BKPT/DSCLK IFETCH/DSI IPIPE/DSO

CONTROL

BKPT IFETCH IPIPE DSI DSO DSCLK FREEZE

CLOCK

TSC TEST QUOT

PE7/SIZ1 PE6/SIZ0 PE5/DS PE4/AS PE3/RMC PE2/AVEC PE1/DSACK1 PE0/DSACK0

DATA[15:0]

IRQ[7:1] QSM

CSBOOT ADDR23/CS10 PC6/ADDR22/CS9 PC5/ADDR21/CS8 PC4/ADDR20/CS7 PC3/ADDR19/CS6 PC2/FC2/CS5 PC1/FC1/CS4 PC0/FC0/CS3 BGACK/CS2 BG/CS1 BR/CS0

FREEZE/QUOT

332 BLOCK

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3.1.2

Le processeur "CPU32"

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Schéma fonctionnel: DECODE BUFFER STAGE C

STAGE B

STAGE A

INSTRUCTION PIPELINE

CONTROL STORE

PROGRAM COUNTER SECTION

DATA SECTION

CONTROL LOGIC EXECUTION UNIT MICROSEQUENCER AND CONTROL

WRITE PENDING BUFFER

PREFETCH CONTROLLER

MICROBUS CONTROLLER

ADDRESS BUS

BUS CONTROL SIGNALS

DATA BUS

Les registres internes ainsi que les instructions sont compatibles avec la famille 68000: 31

16

15

8

7

0 D0 D1 D2 D3 D4 D5 D6 D7

31

16

15

0 A0 A1 A2 A3 A4 A5 A6

31

16

DATA REGISTERS

15

ADDRESS REGISTERS

0 A7 (USP) USER STACK POINTER

31

0 7

PC

PROGRAM COUNTER

CCR

CONDITION CODE REGISTER

0

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3.1.3

La table des vecteurs

N° de vecteur adresse décimale 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 à 23 24 25 26 27 28 29 30 31 32 --47 48 à 63 64 --255

0 4 8 12 16 20 24 28 32 36 40 44 48 52 56 60 64 - 92 96 100 104 108 112 116 120 124 128 --188 192 - 252 256 --1020

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Décalage par affectation rapport au VBR vecteur reset, état initial pointeur de pile superviseur 000 004 vecteur reset, état initial compteur de programme 008 erreur bus 00c erreur adresse 010 instruction illégale 014 division par zéro 018 instruction CHK 01c instruction TRAPV 020 violation de privilège 024 trace 028 émulateur line 1010 02c émulateur line 1111 030 non attribué réservé 034 non attribué réservé 038 erreur de format (n’existe pas sur un 68000) 03c vecteur non initialisé 040 - 05c non attribués réservés 060 vecteur interruption parasite 064 interruption auto-vectorisée niveau 1 068 interruption auto-vectorisée niveau 2 06c interruption auto-vectorisée niveau 3 070 interruption auto-vectorisée niveau 4 074 interruption auto-vectorisée niveau 5 078 interruption auto-vectorisée niveau 6 074 interruption auto-vectorisée niveau 7 080 vecteurs d’instruction TRAP # 1 --( 16 vecteurs d’instruction TRAP ) 0bc vecteur d’instruction TRAP # 15 0c0 - 0fc non attribués réservés 100 vecteur utilisateur --(192 vecteurs pour l’utilisateur) 3fc vecteur utilisateur

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3.1.4

Le module d'intégration système "SIM"

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Référence: EID 210 000

Le module System Integrated Module comprend la gestion: du bus externe, des lignes de chip-select, du chien de garde (Watch Dog), du générateur d'interruptions périodiques, de la PLL génératrice de la fréquence d'horloge interne.

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Référence: EID 210 000

Les différents éléments du module "SIM" se pilotent grâce à une banque de registres dont la liste est donnée ci-après. Se reporter à la documentation technique du constructeur pour plus de renseignements. Access S S S S S S S S S/U S/U S/U S S/U S/U S/U S S

Address $####00 $####02 $####04 $####06 $####08 $####0A $####0C $####0E $####10 $####12 $####14 $####16 $####18 $####1A $####1C $####1E $####20

15

8 7 0 SIM CONFIGURATION REGISTER (SIMCR) SIM TEST REGISTER (SIMTR) SYNTHESIZER CONTROL REGISTER (SYNCR) UNUSED RESET STATUS REGISTER (RSR) SYSTEM TEST REGISTER E (SIMTRE) UNUSED UNUSED UNUSED UNUSED UNUSED UNUSED UNUSED PORT E DATA (PORTE0) UNUSED PORT E DATA (PORTE1) UNUSED PORT E DATA DIRECTION (DDRE) UNUSED PORT E PIN ASSIGNMENT (PEPAR) UNUSED PORT F DATA (PORTF0) UNUSED PORT F DATA (PORTF1) UNUSED PORT F DATA DIRECTION (DDRF) UNUSED PORT F PIN ASSIGNMENT (PFPAR) UNUSED SYSTEM PROTECTION CONTROL (SYPCR) PERIODIC INTERRUPT CONTROL REGISTER (PICR) PERIODIC INTERRUPT TIMING REGISTER (PITR) UNUSED SOFTWARE SERVICE (SWSR) UNUSED UNUSED UNUSED UNUSED UNUSED UNUSED UNUSED UNUSED TEST MODULE MASTER SHIFT A (TSTMSRA) TEST MODULE MASTER SHIFT B (TSTMSRB) TEST MODULE SHIFT COUNT (TSTSC) TEST MODULE REPETITION COUNTER (TSTRC) TEST MODULE CONTROL (CREG) TEST MODULE DISTRIBUTED (DREG) UNUSED UNUSED UNUSED UNUSED UNUSED PORT C DATA (PORTC) UNUSED UNUSED CHIP-SELECT PIN ASSIGNMENT REGISTER (CSPAR0) CHIP-SELECT PIN ASSIGNMENT REGISTER (CSPAR1) CHIP-SELECT BASE ADDRESS REGISTER BOOT (CSBARBT) CHIP-SELECT OPTION REGISTER BOOT (CSORBT) CHIP-SELECT BASE ADDRESS REGISTER 0 (CSBAR0) CHIP-SELECT OPTION REGISTER 0 (CSOR0) CHIP-SELECT BASE ADDRESS REGISTER 1 (CSBAR1)

S S S S S S S S S S S S S/U S S S/U S/U S S S S S S S

$####22 $####24 $####26 $####28 $####2A $####2C $####2E $####30 $####32 $####34 $####36 $####38 $####3A $####3C $####3E $####40 $####42 $####44 $####46 $####48 $####4A $####4C $####4E $####50

S

$####52

CHIP-SELECT OPTION REGISTER 1 (CSOR1)

S

$####54

CHIP-SELECT BASE ADDRESS REGISTER 2 (CSBAR2)

S

$####56

CHIP-SELECT OPTION REGISTER 2 (CSOR2)

S

$####58

CHIP-SELECT BASE ADDRESS REGISTER 3 (CSBAR3)

S

$####5A

CHIP-SELECT OPTION REGISTER 3 (CSOR3)

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3.1.5

Le module Queued Serial Module (QSM)

Notice technique: carte processeur EID 210

Référence: EID 210 000

Le module Queued Serial Module comprend : - un port d’entrée sortie tout ou rien (3 sorties utilisables sur la carte EID210), - une liaison série asynchrone (de type RS232), - une liaison série synchrone de type SPI.

Les différents éléments du module QSM se pilotent grâce à une banque de registres dont la liste est donnée ci-après. Se reporter à la documentation technique du constructeur pour plus de renseignements.

15

78

$YFFC00

QSMCR

$YFFC02

QTEST

$YFFC04

0

SUPERVISOR-ONLY DATA SPACE

QILR

QIVR

$YFFC06

RESERVED

$YFFC08

SCCR0

$YFFC0A

SCCR1

$YFFC0C

SCSR

$YFFC0E

SCDR

$YFFC10

RESERVED

$YFFC12

RESERVED

$YFFC14

RESERVED

PORTQS

$YFFC16

PQSPAR

DDRQS

$YFFC18

SPCR0

$YFFC1A

SPCR1

$YFFC1C

SPCR2

$YFFC1E

SPCR3

ASSIGNABLE DATA SPACE (SUPERVISOR-ONLY OR UNRESTRICTED)

SPSR

$YFFC20-FF

RESERVED

$YFFD00-1F

RECEIVE RAM

$YFFD20-3F

TRANSMIT RAM

$YFFD40-4F

COMMAND RAM

QUEUE RAM

Y = m111 where m is the modmap bit in the SIM MCR (Y = $7 or $F).

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3.1.6

Le module Time Processeur Unit (TPU)

Notice technique: carte processeur EID 210

Référence: EID 210 000

Le module Time Process Unit comprend : 16 lignes indépendantes programmables (repérées CH0 ouTPU0 à CH15 ou TPU15), fonctionnement autonome, sans intervenir au niveau du CPU32, gestion de priorité.

Chaque ligne TPU est gérée par des bits de contrôle inclus dans des registres de contrôles. Une zone RAM de données lui est également réservée.

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Notice technique: carte processeur EID 210

Référence: EID 210 000

Les différents éléments du module TPU se pilotent grâce à une banque de registres dont la liste est donnée ci-après. Access Adresse Nom 15 8 7 0 S S S S S S S S S S S/U S/U S/U S/U S S S S S S S S S S S S S S S S S S S S S S S

$###E00 $###E02 $###E04 $###E06 $###E08 $###E0A $###E0C $###E0E $###E10 $###E12 $###E14 $###E16 $###E18 $###E1A $###E1C $###E1E $###E20 $###E22 $###E24 $###E26 $###E28 $###F00-$###F0E $###F10-$###F1E $###F20-$###F2E $###F30-$###F3E $###F40-$###F4E $###F50-$###F5E $###F60-$###F6E $###F70-$###F7E $###F80-$###F8E $###F90-$###F9E $###FA0-$###FAE $###FB0-$###FBE $###FC0-$###FCE $###FD0-$###FDE $###FE0-$###FEE $###FF0-$###FFE

TPUMCR TCR DSCR DSSR TICR CIER CFSR0 CFSR1 CFSR2 CFSR3 HSQR0 HSQR1 HSRR0 HSRR1 CPR0 CPR1 CISR LR SGLR DCNR TPUMCR2

TPU module configuration register TPU test configuration register Development support control register Development support status register TPU Interrupt configuration register Channel interrupt enable register Channel function select register 0 Channel function select register 1 Channel function select register 2 Channel function select register 3 Host sequence register 0 Host sequence register 1 Host service request register 0 Host service request register 1 Channel priority register 0 Channel priority register 1 Channel interrupt status register Link register Service grant number register Decoded channel number register TPU2 module configuration register 2 (TPU 2 only) Channel 0 parameter registers Channel 1 parameter register Channel 2 parameter register Channel 3 parameter register Channel 4 parameter register Channel 5 parameter register Channel 6 parameter register Channel 7 parameter register Channel 8 parameter register Channel 9 parameter register Channel 10 parameter register Channel 11 parameter register Channel 12 parameter register Channel 13 parameter register Channel 14 parameter register Channel 15 parameter register

Se reporter à la documentation technique du constructeur pour plus de renseignements.

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Notice technique: carte processeur EID 210

Référence: EID 210 000

Les fonctions possibles avec les lignes TPU (Les codes fonction sont à charger dans les registres destinés à cet effet (CFSR0 à CFSR3). Nom de la fonction PPWA

Code de la fonction $F

OC Output Compare

$E

SM Stepper motor

$D

PSP Position-synchronized pulse generator

$C

PMA/PMM Period measurement with additional missing transition detect ITC Input Capture/ input transition counter

$B

$A

PWM Pulse Width Modulation

$9

DIO Discrete Input/ouput

$8

SPWM Synchronized pulse width modulation

$7

QDEC Quadrature decode

$6

Host service Request code

Host Sequence Code

0=None 1= non utilisé 2=initialisation 3= non utilisé 0 = none 1 = host initialed pulse mode 2 = non utilisé 3=continuous pulse mode 0 = none 1= none 2= initialization 3 = step request 0 = none 1 = immediate update request 2= initializatio 3= force change 0 = none 1 = initialization 2 = non utilise 3= non utilise

0 = 24 bit period 1 = 16 bit periode + link 2 = 24 bit pulse width 3 = 16 bit pulse width + link 0 = execute all functions 1 = execute all functions 2 = only update TCRn parameters 3 = only update TCRn parameters Non utilise

0 = none 1 = initialization 2 = non utilise 3= non utilise 0 = none 1 = Immediate update request 2 = initialization 3 = non utilise 0 = None 1 = Force ouput High 2 = force ouput Low 3 = initilization, input spcecified 3 = initialization, periodic input, 3= update pin status parameter 0 = none 1 = non utlisé 2 = initialization 3 = Immediate update request 0x = no action 10 = read TCR1 11 = Initialize

0 = no link, single mode 1 = no link, continuous mode 2 = link, single mode 3 = link, continuous mode Non utilise

0 = pulse width set by angle 1 = pulse width set by time 2 = pulse width set by angle 3= pulse width set by time 0 = PMA bank mode 1 = PMA count mode 2 = PMM bank mode 3= PMM count mode

0 = trans mode = record pin on transition 1 = Match mode record pin at MATCH_RATE 2 = Record pin state on HSR11 0 = mode 0 1 = mode 1 2 =mode 2 3 = non utilise X0 = primary channel X1 = secondary channel

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Function Name PTA Programmable Time Accumulator

Notice technique: carte processeur EID 210

Function Code $F

Host Service Request Code

Référence: EID 210 000

Host Sequence Code*

0 = No host service 1 = No effect 2 = No effect 3 = Initialize function

0 = High time accumulate 1 = Low time accumulate 2 = Period accumulate – rising 3 = Period accumulate – falling 0 = Single-shot mode 1 = Loop Mode 2 = Continuous Mode 3 = Continuous Mode

Queued Output Match (QOM)

$E

0 = No Host Service 1 = Initialize, No Pin Change 2 = Initialize, Pin Low 3 = Initialize, Pin High

TSM Table Stepper Motor

$D

0 = No Host Service 0 = Rotate PIN_SEQUENCE once 1 = Initialize, Pin Low between steps, local mode 2 = Initialize, Pin High acceleration table 3 = Move Request (Master Only) 1 = Rotate PIN_SEQUENCE once between steps, split mode acceleration table 2 = Rotate PIN_SEQUENCE twice between steps, local mode acceleration table 3 = Rotate PIN_SEQUENCE twice between steps, split mode acceleration table

FQM Frequency Measurement

$C

0 = No Host Service 1 = Undefined 2 = Initialize 3 = Undefined

0 = Begin with Falling Edge –SingleShot Mode 1 = Begin with Falling Edge – Continuous Mode 2 = Begin with Rising Edge – SingleShot Mode 3 = Begin with Rising Edge – Continuous Mode

UART Asynchronous Receiver/Transmitter

$B

0 = No Host Service 1 = Not used 2 = Receive 3 = Transmit

0 = No Parity 1 = No Parity 2 = Even Parity 3 = Odd Parity

NITC New Input Transition Counter

$A

0 = No Host Service 1 = Initialize TCR Mode 2 = Initialize Parameter Mode 3 = Not Used

0 = Single Shot, No Links 1 = Continual, No Links 2 = Single Shot, Links 3 = Continual, Links

COMM Multiphase Motor Commutation

$9

0 = No host service request 1 = Not used 2 = Initialize or force state 3 = Initialize or force immediate state test

0 = Sensorless match update mode 1 = Sensorless match update mode 2 = Sensorless link update mode 3 = Sensored mode

HALLD

$8

0 = No host service 1 = Not used 2 = Initialize – two channel mode 3 = Initialize – three channel mode

0 = Channel A 1 = Channel B 2 = Channel B 3 = Channel C (3-channel mode only)

MCPWM Multichannel PWM

$7

0 = No Host Service 1 = Initialize as Slave (Inverted) 2 = Initialize as Slave (Normal) 3 = Initialize as Master

0 = Edge-Aligned Mode 1 = Slave A Type CA Mode 2 = Slave B Type CA Mode 3 = Slave B Type CA Mode

FQD Fast Quadrature Decode

$6

0 = No Host Service Request 1 = Not Used 2 = Read TCR1 3 = Initialize

0 = Primary Channel – Normal Mode 1 = Secondary Channel – Normal Mode 2 = Primary Channel – Fast Mode 3 = Secondary Channel – Fast Mode

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Notice technique: carte processeur EID 210

Référence: EID 210 000

3.2 La flash EPROM Sur la carte 68332, on dispose d’un support PLCC 32 points, pour la mémoire de type ROM au standard JEDEC permettant l’implantation d’une flash eprom de : 128 Ko x 8 de type 29F010, 256 Ko x 8 de type 29F020, 512 Ko x 8 de type 29F040. Par défaut, c’est une FLASH EPROM de type 29F010 de 128 Ko x 8. Signal CSBOOT

Largeur du bus 8 bits

Type d’accès Lecture

Adresse de base 0x00000000

Taille 128 Ko

3.3 La mémoire RAM Sur le module EID 210 000, il y a deux ram de 128 Ko x 8 en boîtier SO32 permettant d’avoir une ram de 128 K x 16. Signal CS_RAM_L CS_RAM_U

Largeur du bus 8 bits 8 bits

Type d’accès Lecture/écriture Lecture/écriture

Adresse de base 0x0800000 0x0800000

Taille 128 Ko 128 Ko

Avec : CS_RAM_L : CS_RAM_U :

ram pour les adresses impaires, ram pour les adresses paires.

3.4 L’EPLD de contrôle L ‘EPLD utilisé est u SEMICONDUCTEUR.

MACH 4-128/64 en boîtier PQFP 100 broches de chez LATTICE-

L’epld gère les fonctions suivant : Etat du RESET du microcontrôleur, Décodage de l’accès à l’EPLD du port Gestion des lignes d’interruptions, Signal de contrôle Largeur du bus CS_CTRL 16 bits

3.4.1

Type d’accès Lecture/écriture

Adresse de base 0x0900000

L’état RESET

Le tableau suivant décrit la configuration imposé par l’EPLD de contrôle lors du RESET : Broche Etat Description D0 0 CSBOOT accès en mode 8 bits à la PROM D1 1 Validation des lignes CS0, CS1 et CS2 D2 1 Validation des lignes CS3, CS4 et CS5 D7 1 Validation des lignes CS10 à CS6 D8 1 Validation des lignes DSACK0 DSACK1 AVEC DS AS SIZ1 et SIZ0 D9 1 Validation des lignes IRQ1 à IRQ7 et MODCLK D11 1 Test mode non actif MODCLK 1 Utilisation du VCO interne BKPT 1 Background mode désactivé

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3.4.2

Les registres de l’EPLD de contrôle

Notice technique: carte processeur EID 210

Référence: EID 210 000

Le registre d’état de la carte : Nom du registre REG_ETAT

Adresse 0x090000

Type d’accès Lecture

15 14 13 12 11 10 9 8 RESET CAN USB IRQ4 IRQ3 IRQ2 IRQ1 CNTRL

7

6

5 4 3 2 1 Numéro de version

0

Avec : RESET : CAN : USB : IRQ4à IRQ1 : CNTRL :

état de la ligne reset, état de convertisseur analogique numérique (test de fin de conversion), Ligne d’interruption provenant du driver USB, Ligne d’interruption provenant du bus PC104, état de l’entrée contrôle (bouton poussoir contrôle).

Le registre de contrôle Nom du registre REG_CNTRL 15 X

14 X

Avec :

13 12 11 X VAL_IRQ_PORT X

Adresse 0x090002 10 X

Type d’accès Lecture/ Ecriture

9 8 7 XX VAL_IRQ_CTRL X

6 X

5 X

4 X

3 X

2 X

1 X

0 X

•

VAL_IRQ_PORT : validation de la prise en compte de l’interruption provenant du port d’extension • VAL_IRQ_CTRL : validation de la prise en compte de l’interruption provenant de l’entrée contrôle. Le flag doit être mis à 1 pour faire remonter la ligne d’interruption correspondant, puis le mettre à 0 pour permettre la prise en compte de la prochaine interruption. Le registre de validation des interruptions Nom du registre VAL_IRQ 15

14

13

12 11 X

10

9

8

Adresse 0x090004

Type d’accès Lecture/ Ecriture

7 6 5 4 3 2 1 USB IRQ4 IRQ3 IRQ2 IRQ1 CAN CNTRL

0 X

Pour valider une ligne d’interruption, il faut écrire un 1, un 0 inhibe la ligne d’interruption. Au RESET, toutes les interruptions sont inhibées. Ligne IRQ 7 6 5 4 3 2 1

Priorité 7 (maximale) 6 5 4 3 2 1 (minimale)

source USB IRQ4 IRQ3 IRQ2 IRQ1 CAN CNTRL

Remarque : les lignes d’interruptions du bus PC104 (IRQ1-IRQ3) sont actives sur un front montant. Le registre d’état donne l’état des lignes irq. Mais les signaux qui vont sur le 68332 sont mis en forme (actif sur un front descendant). Page: 16 / 32

dms

didalab

3.4.3

Décodage de l’accès à l’Epld gérant le port C

Notice technique: carte processeur EID 210

Référence: EID 210 000

L’Epld de contrôle donne accès à l’epld gérant le port C pour les adresses 0x0900100 et 0x0900102. Pour plus de détail se reporter au chapitre suivant (l’EPLD gérant le port C ).

3.5 L’EPLD gérant le port C Pour gérer le port « c », il y a un EPLD. Les lignes du port « C » sont accessibles sur le port d’extension. L ‘EPLD utilisé est un MACH 4-64/32 en boîtier PLCC 44 broches de chez LATTICESEMICONDUCTEUR.

17

PC1

18

PC2

19

PC3

20

PC4

21

PC5

22

PC6

23

PC7

24

Port d’extension

EPLD gérant le port “C”

PC0

Pour accéder au port « C », il y a deux registres : a- Le registre d’état du port « C » : Nom du registre PORT_C

Adresse 0x0900100

15 14 13 12 11 10 9 8 PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0 Le bit PCx donne accès à la ligne x du port C.

7

Type d’accès Lecture/ Ecriture 6

5

4 3 2 Non utilisé

1

0

b- Le registre de direction des lignes du port « C » Nom du registre DIR_PORT_C

Adresse 0x0900102

Type d’accès Lecture/ Ecriture

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Non utilisé D_PC7 D_PC6 D_PC5 D_PC4 D_PC3 D_PC2 D_PC1 D_PC0 Avec D_PCx : 0 ligne « x » en entrée, 1 ligne « x » en sortie. Le signal donnant accès à l’epld est CS_PORT : Signal de contrôle CS_PORT

Largeur du bus 8 bits

Type d’accès Lecture/écriture

Adresse de base 0x0900100

Page: 17 / 32

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Notice technique: carte processeur EID 210

Référence: EID 210 000

3.6 Le convertisseur analogique numérique Le convertisseur analogique numérique utilisé est le MAX196 de chez MAXIM. Les 6 entrées analogiques sont accessibles à travers le port d’extension de la carte EID210. C’est un convertisseur analogique numérique 12 bits, ayant 6 entrées configurable en unipolaires ou en bipolaires. Signal de contrôle CS_CAN

3.6.1

Largeur du bus 16 (12 significatif)

Type d’accès Lecture/écriture

Adresse de base 0x0B20000

Registre de contrôle

D7 D6 D5 D4 D3 D2 D1 D0 PD1 PD0 ACQMOD RNG BIP A2 A1 A0 Sélection de l’horloge et du mode veuille PD1 PD0 Description 0 0 Mode normal avec horloge externe 0 1 Mode normal avec horloge interne 1 0 Mise en veuille (Vref actif) 1 1 Mise en veuille totale (Vref non actif) Mode d’acquisition L’acquisition peut être contrôlé soit de manière interne (ACQMOD=0), ou soit de manière externe (ACQMOD=1). Sélection de la polarité et de la plage d’entrée BIP RNG 0 0 0 1 1 0 1 1 Sélection de la voie A2 A1 0 0 0 0 0 1 0 1 1 0 1 0

3.6.2

Plage 0 à +5 V 0 à +10 V -5 V à +5 V -10 V à +10V A0 0 1 0 1 0 1

voie 0 1 2 3 4 5

Signal EA0 EA1 EA2 EA3 EA4 EA5

Lancement de la conversion

Pour démarrer la conversion, il suffit d’écrire dans le registre de contrôle du convertisseur analogique numérique. Si l’utilisateur écrit dans le registre de contrôle avant la fin de conversion, il relance la conversion avec les nouveaux paramètres du registre de contrôle. Lorsque l’entrée est configurée en bipolaire, le résultat est en complément à deux décalé.

3.6.3

Test de la fin de conversion et lecture du résultat de conversion

Pour tester la fin de conversion, il faut tester l’état de la ligne IRQ_CAN. Pour accéder à cette information il faut lire le bit 14 du registre d’état de l’EPLD de contrôle. Le registre de contrôle est accessible à l’adresse 0x090000 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 IRQ_CAN Pendant la conversion, le signal IRQ_CAN est à l’état haut. Il passe à l’état bas à la fin de la conversion. Page: 18 / 32

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Notice technique: carte processeur EID 210

Référence: EID 210 000

3.7 Le convertisseur numérique analogique Le convertisseur numérique analogique utilisé est le MAX506 de chez MAXIM. C’est un convertisseur numérique analogique D15 8 bits, unipolaire disposant de 4 sorties Bus de analogique. La tension de référence des données sorties analogiques provient du convertisseur D8 analogique numérique. Elle est égale à 4,096 A1 V.

U6 Vréf.

N

SA0 SA1 SA2 SA3

A0

A

Le signal de sélection du convertisseur numérique analogique est CS_CNA : Signal de contrôle CS_CNA

Largeur du bus 8 bits

Type d’accès Ecriture

Adresse de base 0x0B10000

Les adresses des différentes sorties sont: SA0 ->$B10000, SA1 -> $B10001, SA2 -> $B10002 et SA3 -> B10003 La caractéristique de sortie du convertisseur est donnée ci contre.

Vréf

La tension de référence Vréf=4,096 V.

0 0

0xFF

Page: 19 / 32

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Notice technique: carte processeur EID 210

Référence: EID 210 000

3.8 L’interface PC104 8 bits Le bus PC104 est la version industriel du bus ISA. Sur la carte 68332, il y a d’implanter un bus PC104 8 bits, permettant de piloter des cartes gérant des ports d’entrées et de sorties. B 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31

Nom GND B_RST VCC

Description Masse Reset actif à l’état 1 Alimentation +5V Non connecté

-12 V + 12 V

Alimentation –12 V Non connecté Alimentation + 12 V Non connecté

B_WE B_OE

Signal d’écriture Signal de lecture Non connecté

B_E

B_IRQ3 B_IRQ2 B_IRQ1

Horloge du bus Non connecté Ligne d’interruption Non connecté

BALE VCC GND

Alimentation + 5 V Non connecté Masse

A 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 23 25 26 27 28 29 30 31

Nom B_D7 B_D6 B_D5 B_D4 B_D3 B_D2 B_D1 B_D0 B_IOCHRDY B_AEN

Description Non connecté

Ligne du bus de donnée

Adresse valide sur le bus

Non connecté

B_A9 B_A8 B_A7 B_A6 B_A5 B_A4 B_A3 B_A2 B_A1 B_A0

Bus d’adresse

L’interface PC104 est réalisée avec des buffers 74HC245 et 74 HC244. Signal de contrôle CS_BUS

Largeur du bus 8 bits

Type d’accès Lecture/écriture

Adresse de base

Page: 20 / 32

dms

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Notice technique: carte processeur EID 210

Référence: EID 210 000

3.9 Le port d’extension Le module EID 210 000 dispose d’un port d’extension ayant les caractéristiques suivantes : • 24 Entrées / sorties bidirectionnelles de type TTL (0 –5 V) : o 16 E/S sont issues du TPU du 68332, o 8 E/S proviennent de l’EPLD gérant le port. • 6 entrées analogiques configurables en unipolaire ou bipolaire, • 4 sorties analogiques unipolaire 0 –2.5V. Les 16 entrées/sorties tout ou rien sont protégées en surtensions et inversion de tension par des diodes transils. Le port d’extension est accessible à travers un connecteur HE10-40 points dont le brochage est le suivant : Nom VCC PA0 PA1 PA2 PA3 PA4 PA5 PA6 PA7 PB0 PB1 PB2 PB3 PB4 PB5 PB6 PB7 PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7 GND IRQ_PORT EA0 EA1 EA2 EA3 EA4 EA5 SA0 SA1 SA2 SA3

Numéro de broche 1, 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27,40 28 29 31 33 35 37 39 32 34 36 38

Type Alimentation Entrée / sortie Tout ou rien Compatible TTL

Description Alimentation + 5V Ligne TPU0 du 68332 Ligne TPU1 du 68332 Ligne TPU2 du 68332 Ligne TPU3 du 68332 Ligne TPU4 du 68332 Ligne TPU5 du 68332 Ligne TPU6 du 68332 Ligne TPU7 du 68332 Ligne TPU8 du 68332 Ligne TPU9 du 68332 Ligne TPU10 du 68332 Ligne TPU11 du 68332 Ligne TPU12 du 68332 Ligne TPU13 du 68332 Ligne TPU14 du 68332 Ligne TPU15 du 68332

Ligne du port « C »

Référence tension Entrée d’interruption Entrée analogique Unipolaire ou bipolaire

Sortie analogique unipolaire

Masse Ligne d’interruption du port

Entrée analogique allant vers le convertisseur analogique numérique

Sortie analogique provenant du convertisseur numérique analogique

Page: 21 / 32

dms

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Notice technique: carte processeur EID 210

Référence: EID 210 000

3.10 L’alimentation La carte 68332 doit être alimenté par une tension comprise entre 7 et 12 V AC ou DC. Il y a un pont de Graetz, puis un régulateur de tension générant le +5V. DO1 SW1

ULTIMATE J1 1 2

F1 FUSE D2

4 -

VCC

D1

+ 1

1

P6KE12

CON2

C1 2200 µF

IN

3 1.5 K

D3 LED

C2 100 nF

2

DO2

R1 OUT

3

RS407L

U1 LM7805C/TO220

GND

2

2

1

AGND

Page: 22 / 32

dms

didalab

Notice technique: carte processeur EID 210

Référence: EID 210 000

4 CONFIGURATION ET "MAPPING" MEMOIRE 4.1 Configuration du 68332 4.1.1

Configuration générale

SIMCR:

Registre de configuration du module 15 14 13 12 11 10 EXOFF FRZSW FRZBM 0 SLVEN 0 0 1 0 0 0 0

9 8 SHEN 0 0

7 6 5 4 3 2 1 0 SUPV MM 0 0 IARB 1 1 0 0 1 1 1 1

EXOFF=0 ! Horloge interne FRZSW=1 ! chien de garde et timer désactivé FRZBM=0 ! bus moniteur actif SLVEN=0 ! test mode désactivé SHEN=00 ! SUPV=1 ! Registre accessible en mode superviseur MM=1 ! Registre interne de $FFF000 à $FFFFFF IARB=$F ! priorité maximum Soit en définitive: SIMCR=$40CF SYNCR

Registre de control de l’horloge

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 W X Y EDIV 0 0 SLIMP SLOCK RSTEN STSIM STEXT 1 0 011110 0 0 0 0 0 0 0 W=1, X=0, Y=011110, diviseur de 512, fréquence=16,253 MHz Soit en définitive: SYNCR=$9E00

4.1.2

Configuration des chip selects

EPROM : Adresse de base $0000 0000, taille 128 Ko -> CSBARBT=$0006 Mode Asynchrone, Upper Byte,R,DS,2 Wait,SU Space, IPL all, AVEC off : -> CSORBT=$5CB0 RAM UPPER Adresse de base $00080000, taille 128 Ko Mode Asynchrone, Upper, R/W,DS,0 Wait,SU Space, IPL all, AVEC off

-> CSBAR0=$0084 -> CSOR0=$5930

RAM LOWER Adresse de base $00080000, taille 128 Ko Mode Asynchrone, Lower, R/W,DS,0 Wait,SU Space, IPL all, AVEC off

-> CSBAR1=$0084 -> CSOR1=$3930

CTRL Adresse de base $000C0000, taille 2 Ko

-> CSBAR2=$00C0

Mode Asynchrone,Both,R/W,DS,2 Wait, S/U Space, IPL All, AVEC off

-> CSOR2=$7CB0

Page: 23 / 32

dms

didalab

Notice technique: carte processeur EID 210

Référence: EID 210 000

4.2 Le mapping mémoire 0x00000000 Flash EPROM

128 Ko x 8

0x0001FFFF Non utilisé 0x0800000 Ram

128 Ko x 16

0x081FFFF Non utilisé 0x0900000 EPLD de contrôle

2 Ko x 16

0x0900100 PORT C 0x0900102 0x0900800 Non utilisé 0x0B10000 CNA

2 Ko x 8

0x0B10800 Non utilisé 0x0B20000 CAN

2 Ko x 16

0x0B20800 Non utilisé 0x0B30000 Bus PC 104

2 Ko x 8

0x0B30800 Non utilisé 0x0FF0000 Registre interne du 68332 0x0FFFFFF

Page: 24 / 32

Alimentation

Alimentation

CS_CNA

CS_CAN

CPU et mémoire

CS_CNA

CS_CAN

CPU

RXD

TPU[0..15]

CS_BUS

MODCLK

RESET

CSBOOT

WPROM

OEN

R/WN

AVEC

IRQ[1..7]

IACK_CTRL

CS_USB

CS_CTRL

TPU[0..15]

RESET

OEN

R/WN

CS_BUS

IRQ[1..7]

CS_USB

Port d'extension

TPU[0..15]

CTRL Port d'extension

CS_BUS

MODCLK

RESET

CSBOOT

WPROM

OEN

R/WN

AVEC

IRQ[1..7]

IACK_CTRL

CS_CTRL

DSACK[0..1]

DS DSACK[0..1]

CLKOUT

SIZ[0..1]

A[0..18]

D[0..15]

DS

SIZ[0..1]

A[0..18]

D[0..15]

Control et décodage

AS

CLK

PQS[0..6]

AS

CLKOUT

SIZ[0..1]

A[0..18]

D[0..15]

DSACK[0..1]

PQS[0..6]

TXD

5.1 Le schéma hiérarchique

5 LES SCHEMAS

IRQ_USB

SA[0..3]

EA[0..5]

IRQ_PORT

IRQ_CAN

SA[0..3]

EA[0..5]

R/WN

OEN

A[0..18]

D[0..15]

CS_CAN

CS_CNA

RWN_BUS

Date:

Wednesday, September 05, 2001

Document Number 68332 EID 210 000

Schéma hierarchique

CNA et CAN

Size A4

Title

SA[0..3]

EA[0..5]

WEN

OEN

A[0..18]

D[0..15]

CS_CAN

CS_CNA

IRQ_CAN

bus CNA ET CAN

IRQ_PORT

CLK_BUS

OEN_BUS

BUS_IRQ[1..4]

BUS_CS[1..6]

A[0..18]

D[0..15]

com série Bus d'extension

RESET

IRQ_USB

CS_USB

WEN

OEN

A[0..18]

CLK_BUS

IRQ_CAN

OEN_BUS

BUS_IRQ[1..4]

BUS_CS[1..6]

A[0..18]

D[0..15]

RESET

CS_USB

R/WN

OEN

D[0..15]

PQS[0..6]

TXD

RXD

USB et RS232

RWN_BUS

OEN_BUS

BUS_IRQ[1..4]

BUS_CS[1..6]

PC[0..7]

PC[0..7] PC[0..7]

Sheet

1

of

Rev 1

Page: 23 /23

8

didalab

DO2

CON2

1 2

J1

C3 47 nF

1

2

C4 47 nF

ULTIMATE

SW1

P6KE12

D2

C6 47 nF

Découplage CPU 68332

C5 47 nF

FUSE

F1

C7 47 nF

4 -

3

DO1

2

5.2 Les alimentations et filtrages

dms

C8 47 nF

VCC

RS407L

+ 1

D1

C9 47 nF

C10 47 nF

C1 2200 µF

IN

VDD

VSS

C11 47 nF

1

C12 47 nF

U1 LM7805C/TO220

EID 210 000

GND 2

Date:

Size A4

Title

OUT

3

C14 47 nF

AGND

1.5 K

R1

Thursday, September 06, 2001

Document Number 68332

Alimentation

C13 47 nF

C2 100 nF

VCC

Sheet

C15 47 nF

LED

D3

2

of

Page: 26 / 32

8

Rev 1

didalab

BUS_CS[1..6]

A[0..18]

D[0..15]

BUS_CS1 BUS_CS2 BUS_CS3 BUS_CS4 BUS_CS5 BUS_CS6

OEN_BUS RWN_BUS CLK_BUS

ALE_BUS DIR_BUS IOCHRDY VAL_BUS AEN_BUS RST_BUS

AEN_BUS

RST_BUS

20

1 19

11 13 15 17

A4 A5 A6 A7

A8 A9

2 4 6 8

20

1 19

2 3 4 5 6 7 8 9

A0 A1 A2 A3

OEN_BUS RWN_BUS CLK_BUS

DIR_BUS VAL_BUS

D8 D9 D10 D11 D12 D13 D14 D15

2Y1 2Y2 2Y3 2Y4

1Y1 1Y2 1Y3 1Y4

B1 B2 B3 B4 B5 B6 B7 B8

20

1 19

11 13 15 17

2 4 6 8

9 7 5 3

18 16 14 12

18 17 16 15 14 13 12 11

74HC244

VCC

1OE 2OE

2A1 2A2 2A3 2A4

1A1 1A2 1A3 1A4

U4

74HC244/LCC

VCC

1OE 2OE

2A1 2A2 2A3 2A4

1A1 1A2 1A3 1A4

U3

74HC245

VCC

DIR OE

A1 A2 A3 A4 A5 A6 A7 A8

U2

2Y1 2Y2 2Y3 2Y4

1Y1 1Y2 1Y3 1Y4 9 7 5 3

18 16 14 12

B_A4 B_A5 B_A6 B_A7

B_A0 B_A1 B_A2 B_A3

B_D0 B_D1 B_D2 B_D3 B_D4 B_D5 B_D6 B_D7

5.3 L'interface pour Bus "PC104"

dms

B_RST BALE B_AEN B_CS3

/B_OE /B_WE B_E

B_IRQ3 B_IRQ2 B_IRQ1

B_E

/B_WE /B_OE

+12V

-12V

B_IOCHRDY

A8 A9

IRQ_PORT

B_IRQ1 B_IRQ2 B_IRQ3

VCC

BALE

VCC

B_RST

PC31

B1 B2 B3 B4 B5 B6 B7 B8 B9 B10 B11 B12 B13 B14 B15 B16 B17 B18 B19 B20 B21 B22 B23 B24 B25 B26 B27 B28 B29 B30 B31

J2

20

1 19

11 13 15 17

2 4 6 8

2Y1 2Y2 2Y3 2Y4

1Y1 1Y2 1Y3 1Y4

9 7 5 3

18 16 14 12

B_A9 B_A8 B_A7 B_A6 B_A5 B_A4 B_A3 B_A2 B_A1 B_A0

B_D7 B_D6 B_D5 B_D4 B_D3 B_D2 B_D1 B_D0 B_IOCHRDY B_AEN

74HC244

VCC

1OE 2OE

2A1 2A2 2A3 2A4

1A1 1A2 1A3 1A4

U5

A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 A20 A21 A22 A23 A24 A25 A26 A27 A28 A29 A30 A31

EID 210 000

Date:

Size A4

Title

IOCHRDY

B_A8 B_A9

BUS_IRQ1 BUS_IRQ2 BUS_IRQ3 BUS_IRQ4

VCC

VCC

B_I RQ2 B_I RQ3

R39 10 K

Thursday, September 06, 2001

Document Number 68332

C16 100 nF

C19 100 nF

R38 10 K

Bus d'extension

B_I RQ1

R37 10 K

VCC

VCC

VCC

Sheet

3

BUS_IRQ[1..4]

C17 100 nF

C18 100 nF

-12V

+12V

of

CON3

1 2 3

J9

Page: 27 / 32

8

Rev 1

didalab EID 210 000

CS_CNA

A[0..18]

A1 A0

D15 D14 D13 D12 D11 D10 D9 D8

6

3

16 17 15

7 8 9 10 11 12 13 14

VDD

VoutA VoutB VoutC VoutD

VREF

MAX506

DGND AGND

VSS

A1 A0 WR

D7 D6 D5 D4 D3 D2 D1 D0

U6

5

18

2 1 20 19

4

VCC

SA0 SA1 SA2 SA3

SA[0..3]

REFOUT

C20 4.7 µF

EA[0..5]

C21 100 pF

OEN WEN

CS_CAN

EA0 EA1 EA2 EA3 EA4 EA5

Date:

Size A4

Title

MAX196/SO

CS

CLKIN

REFADJ

RD WR

CH0 CH1 CH2 CH3 CH4 CH5

U7

REFOUT

INT

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11

22

24

14 13 12 11 10 9 8 7 6 5 4 3

Wednesday, September 05, 2001

Document Number 68332

Convertisseur N->A et A->N

2

1

23

25 26

16 17 18 19 20 21

Sheet

C22 10 nF

4

IRQ_CAN

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15

of

D[0..15]

Page: 28 / 32

8

Rev 1

IRQ_CAN

5.4 Les convertisseur Analogique -> Numérique et Numérique –> Analogiques

dms

didalab

9

8

7

6

J3

9

8

7

6

5

4

3

2

1

5

4

3

2

1

CONN DSUB 9-P

CS_USB

VCC

OEN WEN

IRQ_USB

RESET

A[0..18]

D[0..15]

C24 1 µF

C23 1 µF

TXD

C25 1 µF

A0

D8 D9 D10 D11 D12 D13 D14 D15

6 MHz

Y1

1 3 4 5 2 6

13 8 11 10

1 µF C26

MAX232

C+ C1C2+ C2V+ V-

R1IN R2IN T1IN T2IN

U8

VCC

15 16

14

20 10

28 11

1 2 3 4 6 7 8 9

22 23

PDIUSB12

RD WR

INT

RST ALE

A0 CS

D0 D1 D2 D3 D4 D5 D6 D7

XTAL1 XTAL2

U10

R1OUT R2OUT T1OUT T2OUT

SUSPEND

EOT DMACK DMREQ

CLKOut

GL

D+ D-

12

19 18 17

13

21

26 25

27

D12 LED

D11 LED

D10 LED

Vout3.3

12 9 14 7

R35 1.5K

R34 1.5K

R33 1.5K

R9

R8

RXD

PCS3

PCS2

PCS1

10 K

10 K

LED

D9

1.5 K

VCC

27

27

R6

R3

PQS[0..6]

MOSI

R7

EID 210 000

5.5 Les interfaces pour communications série

dms

1

2

5

2

U9

B

A

1

4

DD+

1 3 5 7 9

Sheet

R23 2.7 K

Wednesday, September 05, 2001

Document Number 68332

2 /SS

JP2

R22 2.7 K

VCC

JUMPER

6

RS232 et USB

D-

SN65220

GND

GND

D+

MISO MOSI SCK /SS PCS1 PCS2 PCS3

MISO

VCC

PQS0 PQS1 PQS2 PQS3 PQS4 PQS5 PQS6

Date:

Size A4

Title

VCC

R5 15 K

R4 15 K

JUMPER

JP1

+ + + + +

2 4 6 8 10

5

CON10AP

+ + + + +

J10

R24 2.7 K

1 2 3 4 5

of

Rev 1

Page: 29 / 32

8

USB-A

Alim DD+ GND SHELL

J5

MISO MOSI SCK

330 K

R14

10 M

C30 22 pF

32.768 kHz

Y2

C31 22 pF

CLKOUT

R29 10 M

R13

OEN WPROM

MODCLK

R/WN

AS DS

VDD

OEN WPROM

TXD RXD TPU[0..15]

PQS[0..6]

IRQ[1..7]

SIZ[0..1]

AVEC

DSACK[0..1]

C32 10 nF

R16 100

TPU0 TPU1 TPU2 TPU3 TPU4 TPU5 TPU6 TPU7 TPU8 TPU9 TPU10 TPU11 TPU12 TPU13 TPU14 TPU15

C33 100 nF

C29 100 nF

RESET

DS

MC68332

CLKOUT XTAL EXTAL VDDSYN XFC VSTBY

T2CLK

TPU0 TPU1 TPU2 TPU3 TPU4 TPU5 TPU6 TPU7 TPU8 TPU9 TPU10 TPU11 TPU12 TPU13 TPU14 TPU15

1 3 5 7 9

PQS0/MISO PQS1/MOSI PQS2/SCK PQS3/PCS0/SS PQS4/PCS1 PQS5/PCS2 PQS6/PCS3 PQS7/TXD RXD

PF0/MODCLK PF1/IRQ1 PF2/IRQ2 PF3/IRQ3 PF4/IRQ4 PF5/IRQ5 PF6/IRQ6 PF7/IRQ7

R/W BERR HALT RESET

PE0/DSACK0 PE1/DSACK1 PE2/AVEC PE3/RMC PE4/AS PE5/DS PE6/SIZ0 PE7/SIZ1

VDD

66 60 62 61 64 19

128

16 15 14 13 12 11 10 9 6 5 4 3 132 131 130 129

43 44 45 46 47 48 49 52 53

78 77 76 75 74 73 72 71

MODCLK IRQ1 IRQ2 IRQ3 IRQ4 IRQ5 IRQ6 IRQ7

PQS0 PQS1 PQS2 PQS3 PQS4 PQS5 PQS6

79 70 69 68

89 88 87 86 82 85 81 80

R/WN BERR HALT RESET

AS DS SIZ0 SIZ1

DSACK0 DSACK1 AVEC

U11

5.6 Le micro système

+ + + + +

2 4 6 8 10

HE10-10pts

+ + + + +

J6 BERR BKPT/DSCK FREEZE DSI DSO

CSRAM_U

R/WN

TSC FREEZE/QUOT BKBP/DSCLK IFETCH/DSI IPIPE/DSO

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15

CSBOOT CS0 CS1 CS2 CS3 CS4 CS5 A19/CS6 A20/CS7 A21/CS8 A22/CS9 A24/CS10

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18

10 K

4.7 K

R18 10 K R20

R17

57 58 56 55 54

111 110 109 108 105 104 103 102 100 99 98 97 94 93 92 91

112 113 114 115 118 119 120 121 122 123 124 125

90 20 21 22 23 24 25 26 27 30 31 32 33 35 36 37 38 41 42

VDD

A[0..18]

IRQ1 IRQ2 IRQ3 IRQ4 IRQ5 IRQ6 IRQ7

BERR HALT

DSACK0 DSACK1 AVEC

VCC

D[0..15]

10 K

10 K

R30 R26 R27

10 K

10 K SIP 8

8 R19 7 6 5 4 3 2

R11

R28 R31

1

U12 D0 D1 D2 D3 D4 D5 D6 D7

D0 D1 D2 D3 D4 D5 D6 D7

VDD

13 14 15 17 18 19 20 21

VCC

13 14 15 17 18 19 20 21

Date:

Size A4

Title

SW

1

SW3 2

VDD

VCC

D0 D1 D2 D3 D4 D5 D6 D7

C27 100 nF

D8 D9 D10 D11 D12 D13 D14 D15

C40 100 nF

2

U14

IN

Wednesday, September 05, 2001

Document Number 68332

R10

24 22 31

12 11 10 9 8 7 6 5 27 26 23 25 4 28 29 3 2 30 1

DQ0 DQ1 DQ2 DQ3 DQ4 DQ5 DQ6 DQ7

820

Sheet

RSET

1

6

Rev 1

Page: 30 / 32

of

SW

SW2

C28 100 nF

D8 D9 D10 D11 D12 D13 D14 D15

RESET

8

VCC

13 14 15 17 18 19 20 21

RESET

AM29F040/LCC

OE CE WE

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18

U13

MC34064/TO92

OEN CSBOOT WPROM

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18

CPU et mémoires RAM et EPROM

BKPT/DSCK

HM628128A/SOIC

CS1 CS2 OE WE

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16

U17

HM628128A/SOIC

CS1 CS2 OE WE

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16

10 K 10 K 10 K

22 30 24 29

CSRAM_L CSRAM_L R/WN

12 11 10 9 8 7 6 5 27 26 23 25 4 28 3 31 2

22 30 24 29

12 11 10 9 8 7 6 5 27 26 23 25 4 28 3 31 2

A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17

CSRAM_U R/WN CSBOOT

CSRAM_U

CS_CTRL CS_USB CS_CNA CS_CAN IACK_CTRL CS_BUS

VCC

FREEZE BKPT/DSCK DSI DSO

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15

CSBOOT CSRAM_U CSRAM_L

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18

A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17

EID 210 000

GND

3

didalab

2 1

dms

C

didalab EID 210 000

LED

D4

1.5 K

R2

A[0..18]

etat_reset

VCC

DSACK[0..1]

SIZ[0..1]

D[0..15]

DSACK0 DSACK1

SIZ0 SIZ1

A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10

RESET CLKOUT IRQ_USB CSBOOT

AVEC MODCLK

DS AS

A0 RESET

DSACK0 DSACK1 DS AS

A1 A2 A3 A4 A5 A6 A7 A8

C36 100 nF

SIZ0 SIZ1

19 20 21 22 23 24 25 26

D8 D9 D10 D11 D12 D13 D14 D15

13 18 54 63 68 4

31 32 33 34 35 36 37 38

5 6 7 8 9 10 11 12

D0 D1 D2 D3 D4 D5 D6 D7

93 94 95 96 97 98 99 100

CS_BUS

C37 100 nF

VCC

C38 100 nF

MACH4-128/64/PQFP100

I0/CLK0 I1/CLK1 I2 I3/CLK2 I4/CLK3 I5

I/O24 I/O25 I/O26 I/O27 I/O28 I/O29 I/O30 I/O31

I/O16 I/O17 I/O18 I/O19 I/O20 I/O21 I/O22 I/O23

I/O8 I/O9 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15

I/O0 I/O1 I/O2 I/O3 I/O4 I/O5 I/O6 I/O7

U15

CS_BUS

C39 100 nF

TDI TCK TMS TDO TRST ENABLE

I/O39 I/O38 I/O37 I/O36 I/O35 I/O34 I/O33 I/O32

I/O47 I/O46 I/O45 I/O44 I/O43 I/O42 I/O41 I/O40

I/O55 I/O54 I/O53 I/O52 I/O51 I/O50 I/O49 I/O48

I/O63 I/O62 I/O61 I/O60 I/O59 I/O58 I/O57 I/O56

3 28 27 78 77 53

50 49 48 47 46 45 44 43

62 61 60 59 58 57 56 55

76 75 74 73 72 71 70 69

88 87 86 85 84 83 82 81

IRQ_CAN

VCC

TDI_C TRL TCK_CTRL TMS_CTRL TDO_CTRL

etat_reset IRQ1 IRQ2 IRQ3 IRQ4 IRQ5 IRQ6 IRQ7

R/W N

AEN_BUS OEN

BUS_IRQ4 BUS_IRQ3 BUS_IRQ2 VAL_BUS CS_BUS

BUS_IRQ1

A9 A10

IRQ_CAN

IACK_CTRL WPROM

OEN_BUS

IRQ[1..7]

IRQ_CAN

R/W N

OEN

CLK_BUS RW N_BUS

BUS_IRQ1

ALE_BUS DIR_BUS IOCHRDY

CS_PORT

CS_CTRL

5.7 Les réseaux logiques programmables "EPLD"

dms

1

2

A0 A1 A2 A3

SW

SW 4

1 3 5 7 9

R/W N

R32 4.7K

J8 + + + + +

Date:

MACH4

CLK1/II

CLK0/I0

I/O0 I/O1 I/O2 I/O3 I/O4 I/O5 I/O6 I/O7 I/O8 I/O9 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15

U16

Sunday , September 16, 2001

Document Number 68332

Décodage et control

33

CS_PORT

2 3 4 5 6 7 8 9 14 15 16 17 18 19 20 21

VCC

TDI TCK TDO TM S

I/O16 I/O17 I/O18 I/O19 I/O20 I/O21 I/O22 I/O23 I/O24 I/O25 I/O26 I/O27 I/O28 I/O29 I/O30 I/O31

10 13 35 32

24 25 26 27 28 29 30 31 36 37 38 39 40 41 42 43

Sheet

VCC

C34 100 nF

BUS_CS1 BUS_CS2 BUS_CS3 BUS_CS4 BUS_CS5 BUS_CS6

BUS_IRQ[1..4]

ALE_BUS DIR_BUS IOCHRDY VAL_BUS AEN_BUS RST_BUS

11

Siz e A4

2 4 6 8 10

CON10AP

+ + + + +

RESET

RST_BUS

Title

VCC

TCK_CTRL TMS_CTRL TDI_C TRL TDO_CTRL

7

TDI_PRT TCK_PRT TDO_PRT TMS_PRT

D15 D14 D13 D12 D11 D10 D9 D8 PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0

of

C35 100 nF

Rev 1

PC[0..7]

Page: 31 / 32

8

BUS_CS[1..6]

didalab

P C2 P C3 P C4 P C5 P C6 P C7

1 2 3 4 5 8

1 2 3 4 5 8

1 2 3 4 5 8

PA6 PA7 PB0 PB1 PB2 PB3

PB4 PB5 PB6 PB7 P C0 P C1

1 2 3 4 5 8

PA0 PA1 PA2 PA3 PA4 PA5

I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6

U23

I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6

U22

I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6

U21

I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6

U20

ITA 6V 1U1

G ND G ND

ITA 6V 1U1

G ND G ND

ITA 6V 1U1

G ND G ND

ITA 6V 1U1

G ND G ND

7 6

7 6

7 6

7 6

P C[0..7]

TP U[0..15]

5.8 Le port d’extension

dms

TP U0 TP U1 TP U2 TP U3 TP U4 TP U5 TP U6 TP U7 TP U8 TP U9 TP U10 TP U11 TP U12 TP U13 TP U14 TP U15

P C0 P C1 P C2 P C3 P C4 P C5 P C6 P C7

PA0 PA1 PA2 PA3 PA4 PA5 PA6 PA7 PB0 PB1 PB2 PB3 PB4 PB5 PB6 PB7

V CC

E A[0..5]

10 K

R36

EA0 EA1 EA2 EA3 EA4 EA5

IRQ _P O RT

EID 210 000

PA0 PA2 PA4 PA6 PB0 PB2 PB4 PB6 P C0 P C2 P C4 P C6

Date:

S iz e A4

Title

2 4 6 8 10 12 14 16 18 20 22 24 26 28 30 32 34 36 38 40 IRQ _P O RT

SA0 SA1 SA2 SA3

PA1 PA3 PA5 PA7 PB1 PB3 PB5 PB7 P C1 P C3 P C5 P C7

Thurs day , S eptem ber 06, 2001

Doc um ent Num ber 68332

P ort d'entrées et s orties

CO N40A

1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33 35 37 39

J7

V CC

S heet

IRQ _P O RT

8

of

S A[0..3]

Page: 32 / 32

8

Rev 1