Pengenalan Desain Menggunakan FPGA

MODUL 2 PENGENALAN DESAIN MENGGUNAKAN FPGA Iskandar Setiadi (13511073) Asisten: Alfian Abdi / 13208044 Tanggal Percobaan: 01/10/2012 EL2195-Praktikum Sistem Digital

Laboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB Abstrak Pada era modern ini, pemodelan rangkaian digital tidak hanya dapat dilakukan secara manual, tetapi dapat didesain menggunakan IC dengan bantuan komputer. Salah satu teknik perancangan yang sering digunakan adalah FPGA dengan pendekatan skematik maupun bahasa VHDL. Pada kesempatan ini, kita akan mengimplementasikan rangkaian full-adder dengan target FPGA.

2.1

FIELD PROGRAMMABLE GATE ARRAY (FPGA)

FPGA adalah sebuah integrated circuit yang dapat dikonfigurasi dan diprogram berkali-kali. FPGA terdiri atas logika yang dapat diprogram, yang disebut dengan blok logika (logic blocks),[5].

Kata kunci: FPGA, full-adder, skematik, dan bahasa VHDL 1.

PENDAHULUAN

Perancangan fungsi logika dapat dilakukan dengan setidaknya dua cara, yaitu secara manual maupun digital. Perancangan digital dapat dilakukan di berbagai macam target, salah satunya adalah FPGA. FPGA, atau dikenal juga sebagai field-programmable gate array, merupakan sebuah devais yang dapat mengimplementasikan fungsi logika berulang kali. Pada percobaan ini, perancangan rangkaian dibantu dengan dua piranti lunak tambahan, yaitu ALTERA QUARTUS II dan ModelSim. Ada sedikitnya dua cara dalam melakukan perancangan digital, yaitu menggunakan bahasa VHDL maupun pendekatan secara skematik. Dengan mendesain rangkaian full-adder, 4-bit ripple carry adder, maupun 4-bit adder menggunakan berbagi metoda, diharapkan dasar-dasar perancangan rangkaian digital dapat dikuasai dengan baik.

2.

STUDI PUSTAKA

Cara tradisional dalam mengimplementasikan fungsi logika adalah dengan menggunakan rangkaian CMOS / TTL. Seiring perkembangan zaman, penggunaan chip yang dapat diprogram secara digital pun bermunculan dan disebut juga Programmable Logic Devices (PLDs), [3]. Salah satu teknik perancangan rangkaian digital untuk mengimplementasikan fungsi logika adalah dengan menggunakan FPGA.

Gambar 2-1 Core dari FPGA Stratix IV ALTERA

Setiap pin masukkan dari FPGA memiliki fungsionalitasnya sendiri dan secara umum, setiap gerbang logika yang dimiliki oleh FPGA mampu menyimpan baik logika HIGH dan logika LOW dalam komponen logika yang disebut dengan Look-Up Table (LUT),[1].

2.2

ALTERA UP2 EDUCATION KIT

Pada percobaan ini, salah satu board yang digunakan dalam laboratorium adalah ALTERA UP2 Education Kit. IC ini termasuk dalam kelas (Family) FLEX10K,[7].

Gambar 2-2 IC ALTERA UP2

Pin-pin yang nantinya akan digunakan pada percobaan ini terangkum dalam tabel berikut: Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB

1

Tabel 2-1 Referensi Kaki UP2

2.3

Berikut ini adalah tabel kebenaran dari Full adder:

Nama PIN

Kaki yang digunakan UP2

A

PIN_41

B

PIN_40

A

B

CIn

COut

S

C

PIN_39

0

0

0

0

0

A_OUT

PIN_6

1

0

0

0

1

B_OUT

PIN_13

0

1

0

0

1

C_OUT

PIN_9

1

1

0

1

0

CARRY

PIN_24

0

0

1

0

1

SUM

PIN_17

1

0

1

1

0

0

1

1

1

0

1

1

1

1

1

Tabel 2-2 Tabel Kebenaran Full Adder

Masukkan

FULL ADDER

Seperti penjumlahan dalam basis desimal, kita dapat mengoperasikan penjumlahan dalam basis biner menggunakan gerbang logika, yaitu dengan mengimplementasikan full adder dalam rangkaian kita. Full adder bekerja dengan prinsip Sum dan Cout. Perhatikan rangkaian berikut ini,[9]:

Keluaran

Selain adder yang disebutkan diatas, terdapat beberapa jenis adder lainnya seperti half-adder, ripple-carry adder, carry-lookahead adder, dan lookahead carry unit.

2.4

BAHASA VHDL

VHDL (Very-high-speed integrated circuits Hardware Description Language) adalah bahasa pemrograman perangkat keras yang digunakan untuk memodifikasi sistem logika dalam FPGA ataupun IC. VHDL merupakan pengembangkan dari bahasa prosedural seperti ADA maupun PASCAL, yang kemudian dikembangkan untuk tujuan spesifik,[6]. Gambar 2-3 Rangkaian Full Adder

Full adder menerima 3 buah masukkan, biasanya disebut dengan A,B, dan Cin. Nilai total dari full adder (sum) didefinisikan sebagai 2 kali nilai Cout ditambah dengan nilai S ( sum = 2 x Cout + S).

Salah satu keuntungan menggunakan bahasa VHDL adalah implementasinya yang sederhana dan lebih compact dibandingkan pendekatan skematik. VHDL sendiri dapat dibuat dan disimulasikan pada ALTERA QUARTUS II maupun ModelSim.

3.

METODOLOGI

Percobaan ini akan dibagi menjadi delapan bagian. Secara garis besar, perancangan rangkaian digital menggunakan FPGA dapat menggunakan flowchart berikut:

Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB

2

Gambar 3-3 Bahasa VH DL untuk Percobaan 2B

Kode tersebut kemudian dikompilasi dan seperti percobaan 2A, pendekatan tersebut diimplementasikan pada Board FPGA tipe UP-2. Pada percobaan 2C, 4-bit ripple carry adder akan diimplementasikan menggunakan bahasa VHDL. Berikut ini adalah kode VHDL untuk percobaan 2C:

Gambar 3-2 Flowchart Proses Perancangan Digital

Pada percobaan 2A, kita akan mendesain rangkaian full-adder dengan pendekatan skematik. Pendesainan ini akan dibantu dengan piranti lunak ALTERA QUARTUS II. Berikut adalah rancangan desain dari percobaan ini:

Gambar 3-4 Bahasa VH DL untuk Percobaan 2C

Setelah kita menggunakan pendekatan dengan VHDL, pada percobaan 2D, kita akan menggunakan pendekatan skematik. Kita dapat mensimulasikannya seperti pada proses percobaan 2A. Berikut ini adalah rancangan desain dari percobaan ini: Gambar 3-2 Gambar Skematik Percobaan 2A

Rangkaian tersebut akan menerima 3 masukkan (A, B, Cin) dan memberikan 2 keluaran secara umumnya, yaitu SUM dan CARRY. Setelah proses simulasi menggunakan Netlist berjalan lancar, rangkaian tersebut diimplementasikan pada IC Board FPGA tipe UP-2. Percobaan 2B akan mendesain full-adder (seperti percobaan 2A) menggunakan bahasa VHDL. File yang dikodekan dalam “modul2vhdl.vhd” adalah sebagai berikut: Laporan Praktikum - Laboratorium Dasar Teknik Elektro – STEI ITB

3

Gambar 3-5 Gambar Skematik Percobaan 2D

Selain menggunakan ALTERA QUARTUS II, pemodelan rangkaian digital dapat disimulasikan menggunakan ModelSim. Pada percobaan 2E, kita akan mensimulasikan rangkaian full-adder dengan pendekatan bahasa VHDL. Berikut ini adalah kode VHDL yang akan digunakan:

BEGIN --Instance module dut : modul2vhdl PORT MAP( A => A, B => B, Cin => Cin, S => S, Cout => Cout);

--Stimulus generator clock_A : PROCESS BEGIN

Gambar 3-6 Bahasa VH DL untuk Percobaan 2E

WAIT FOR 50 ps; A Clock dengan memberikan nilai masukkan periode untuk sinyal A, B, dan C sebesar 50ps, 100ps, dan 200 ps secara terurut. Setelah itu, kita cukup mensimulasikannya dengan menu Tools -> Run atau dengan mengetikkan run[spasi](time). Ada tiga gambar sinyal yang akan disimulasikan, yaitu mode normal, no force, dan dengan force. Pada percobaan 2E, kita memberikan stimulus secara manual. Percobaan 2F ini akan menggunakan konsep testbench, dengan memberikan stimulan melalui kode VHDL. File VHDL yang kita buat akan berfungsi sebagai DUT, yaitu Design Under Test. Berikut ini adalah kode VHDL yang akan kita gunakan untuk memberikan stimulus pada percobaan ini:

end PROCESS clock_A; clock_B : PROCESS BEGIN WAIT FOR 100 ps; B